JP6083464B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などのパワー半導体素子には、外来のサージ電圧やノイズ電圧、および、パワー半導体素子の動作で発生する電磁ノイズなどのサージ電圧が印加されることがある。この外来のサージ電圧やノイズ電圧および電磁ノイズなどのサージ電圧などの過大な電圧を保護用ダイオードでクランプし、パワー半導体素子に過大な電圧が印加されるのを防止することで、パワー半導体素子を形成した半導体装置において高い破壊耐量を実現している。
パワー半導体素子を形成した半導体装置は、例えば内燃機関用点火装置に搭載されている。内燃機関用点火装置の要部の回路構成について説明する。図９は、内燃機関用点火装置６００の要部の回路構成を示す回路図である。図９の矩形枠Ｑで囲まれた部分がパワー半導体素子であるＩＧＢＴ５０３と、ＩＧＢＴ５０３を制御するための周辺回路と、を同一半導体基板６０１に形成した半導体装置５００である。半導体装置５００は、例えばイグニッションコイルの一次コイル５０５への低圧電流を制御するイグナイタとして機能する。ＩＧＢＴ５０３は、一次コイル５０５に流れる低圧電流を断続するスイッチを構成する。
図９において、ゲート駆動回路５０１からオン信号が入力された場合、ゲート抵抗５０２を介してＩＧＢＴ５０３のゲートにオン信号が入力される。これによって、ＩＧＢＴ５０３のゲート電位が上昇し、ＩＧＢＴ５０３がオンする。ＩＧＢＴ５０３がオンすることで、バッテリー５０４から一次コイル５０５に電流が流れる。一方、ゲート駆動回路５０１からオフ信号が入力された場合、ＩＧＢＴ５０３がオフしてコレクタＣの電位が上昇し、一次コイル５０５に流れる電流が遮断されて一次コイル５０５の電圧が上昇する。これによって、二次コイル５０６には、巻き数比に応じた高電圧が発生して、点火プラグ５０７のギャップが放電されて、エンジンが点火する。
ＩＧＢＴ５０３のコレクタＣ−ゲートＧ間に接続された保護用ダイオード５０８は、ＩＧＢＴ５０３がオフする時にＩＧＢＴ５０３のコレクタＣに印加される高電圧をクランプして過電圧がＩＧＢＴ５０３に印加されるのを防止する働きがある。
また、保護用ダイオード５０８がクランプ電圧に達した場合、保護用ダイオード５０８にクランプ電流Ｉｃｌが流れる。このクランプ電流Ｉｃｌはゲート抵抗５０２およびツェナーダイオード（Ｚｅｎｅｒ Ｄｉｏｄｅ）５０９を介してグランドＧＮＤへ流れ、ＩＧＢＴ５０３のゲート電位を上昇させる。ＩＧＢＴ５０３のゲート電位が上昇した場合、ＩＧＢＴ５０３がオンし、一次コイル５０５に流れていたクランプ電流ＩｃｌはＩＧＢＴ５０３に転流してグランドＧＮＤへ流れる。このように一次コイル５０５に流れていた電流をグランドＧＮＤへ流すことで、一次、二次コイル５０５，５０６に蓄えられた大きなエネルギーが発散される。
次に、半導体装置５００の構成について説明する。図１０は、従来の半導体装置５００の構成を示す説明図である。図１０（ａ）は従来の半導体装置５００の要部平面図であり、図１０（ｂ）は図１０（ａ）のＹ−Ｙ線で切断した断面構造を示す要部断面図である。この半導体装置５００は、ｐ型コレクタ領域５２と、このｐ型コレクタ領域５２上に配置されるｎ型バッファ領域５３と、ｎ型バッファ領域５３の、ｐ型コレクタ領域５２側に対して反対側の表面上に配置されるｎ型ドリフト領域５４（ｎ-型領域）と、を有する。
ｎ型ドリフト領域５４の、ｎ型バッファ領域５３側に対して反対側の表面層には、ｐベース領域が選択的に配置されている（図１０ではｐ型ベース領域の、活性領域７１よりも外側（チップ外周側）に延びている部分（以下、外延部とする）に繋がるｐ型ウェル領域５５が示されている）。さらに、ｎ型ドリフト領域５４の、ｎ型バッファ領域５３側に対して反対側の表面層には、ｐ型ベース領域５５よりも外側に、活性領域７１を取り囲んで環状に１つのｐ型ガードリング領域５６が配置されている。半導体装置５００に形成されたＩＧＢＴおよび保護用ダイオード６０は、それぞれ、図９の回路図におけるＩＧＢＴ５０３および保護用ダイオード５０８に相当する。
ｐ型ベース領域の内部には、ｎ型エミッタ領域（図１０ではｎ型エミッタ領域の外延部に繋がるｎ型層５７が示される）が設けられている。ｎ型ドリフト領域５４のチップおもて面側には、図示されないｐ型ベース領域、ｎ型エミッタ領域、ゲート絶縁膜およびゲート電極からなるＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が配置される。エミッタ電極５８は、ｐ型ベース領域（ｐ型ウェル領域５５）およびｎ型エミッタ領域（ｎ型層５７）に電気的に接続する。半導体装置５００の裏面には、ｐ型コレクタ領域５２に電気的に接続するコレクタ電極５２ａが設けられている。
さらに、半導体装置５００のおもて面には、ｐ型ガードリング領域５６上に配置される酸化膜５９と、酸化膜５９を介して配置される保護用ダイオード６０と、が設けられている。保護用ダイオード６０は、酸化膜５９のうち、ｐ型ガードリング領域５６上の厚く形成された部分であるフィールド酸化膜５９ａ上に設けられている。保護用ダイオード６０の一端側は、ｎ+型層７２を介してコレクタ電位が反映されるストッパ電極６１と接続する。保護用ダイオード６０の他端側は、ｎ+型層７２を介してゲート配線６３と接続する。ゲート配線６３は、図示しないポリシリコン（ｐｏｌｙ−Ｓｉ）で形成されるゲート電極および金属膜で形成されるゲートパッド電極６２に繋がる金属配線である。
保護用ダイオード６０上には、表面保護膜であるＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ボロン・リンガラス）膜６４および抵抗性シリコン窒化膜（抵抗性ＳｉＮ膜）６５が設けられている。また、ｎ型ドリフト領域５４の、ｎ型バッファ領域５３側に対して反対側の表面層には、ｐ型ガードリング領域５６の外側に、ストッパ電極６１に接続するｎ型ストッパ領域６６が設けられ、その外側にスクライブ領域６７が設けられている。なお、ｐ型コレクタ領域５２、ｎ型バッファ領域５３、ｎ型ドリフト領域５４（ｎ-型領域５４ａ）、ｐ型ベース領域（ｐ型ウェル領域５５）、ｎ型エミッタ領域（ｎ型層５７）、ｐ型ガードリング領域５６およびｎ型ストッパ領域６６などの各領域はｎ型半導体基板５１（半導体チップ８０）に形成される。
また、保護用ダイオード６０は、活性領域７１側からチップ外周側に向かってｐ+型層６９とｎ-型層７０とが交互に繰り返し配置されるように、複数の直列ｐｎツェナーダイオード６８が配置されてなる。直列ｐｎツェナーダイオード６８は、ｐ+型層６９とｎ-型層７０とが接合されてなる。保護用ダイオード６０を構成する直列ｐｎツェナーダイオード６８は、ｐ型ガードリング領域５６とｎ型ストッパ領域６６との間のｎ-型領域５４ａ（ｎ型ドリフト領域５４の外延部）に広がる等電位線の間隔を均等に広げる働きをする。保護用ダイオード６０の最も活性領域７１側および最もチップ外周側にはそれぞれｐ+型層６９が位置しており、このｐ+型層６９にｎ+型層７２が接する。
抵抗性ＳｉＮ膜６５は、フィールドプレートとして機能する。抵抗性ＳｉＮ膜６５を構成するフィールドプレートは表面電荷の影響を受けにくく、半導体装置５００の、活性領域７１の周囲を囲む終端構造領域５００ａの長さ（活性領域７１側からチップ外周側へ向かう方向の幅）を短くすることができる。終端構造領域５００ａのうち、保護用ダイオード６０が形成される箇所を含む部分は、終端構造領域５００ａの一部がチップ内側に矩形状に凸となる平面形状を有しており、終端構造領域５００ａの他の箇所（保護用ダイオード６０が形成されない箇所）よりも幅が広くなっている。保護用ダイオード６０が形成される箇所と保護用ダイオード６０が形成されない箇所との間の中間領域Ｆではそれぞれの耐圧と空乏層の広がり方とが異なるため、電界集中により、耐圧が低下しやすい。
しかし、中間領域Ｆには、抵抗性ＳｉＮ膜６５が形成されているために、この電界集中は緩和されて十分な耐圧が確保されている。また、保護用ダイオードをパワー半導体素子と同一半導体基板に形成した半導体装置として、ゲート−コレクタ間に接続するツェナーダイオードをＩＧＢＴの終端構造領域のガードリング上に層間絶縁膜を介して多結晶シリコンで形成した構造が開示されている（例えば、下記特許文献１〜４参照。）。
特開２００１−２１７４２０号公報 特開２００２−１４１３５７号公報 特開平８−８８３５４号公報 特開平９−１８６３１５号公報
しかしながら、従来技術では、例えば図１０に示す従来の半導体装置５００において、抵抗性ＳｉＮ膜６５には、温度サイクル試験後にアルミニウム（Ａｌ）電極（エミッタ電極５８、ゲート配線６３、ストッパ電極６１）との熱膨張係数の差によりクラックが発生する場合がある。また、ＴＨＢ（Ｔｅｍｐｅｒａｔｕｒｅ Ｈｕｍｉｄｉｔｙ Ｂｉａｓ：温度・湿度・電圧）試験によりＡｌ電極や抵抗性ＳｉＮ膜６５が腐食することで特性変化が起こり信頼性を低下させるという問題がある。さらに、抵抗性ＳｉＮ膜６５は、製造ばらつきが大きく、電気的特性に悪影響を与えやすい。
また、上記特許文献１〜３では、ｐ型ガードリング領域上に保護用ダイオードを配置した構成について記載されているが、最外周のｐ型ガードリング領域の電界集中を緩和する手段については記載されていない。
この発明は、上述した従来技術による問題点を解消するため、ガードリング領域での電界集中を緩和でき、抵抗性ＳｉＮ膜を用いない表面保護膜を被覆した半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板上に、主電流を流す活性領域および前記活性領域を取り囲む終端構造領域を有する半導体素子が設けられている。前記終端構造領域上に、絶縁膜を介して保護用ダイオードが設けられている。前記終端構造領域において、前記半導体基板の、前記絶縁膜が接する側の表面層に、前記活性領域を取り囲む第２導電型の１つ以上の拡散層が選択的に設けられている。前記終端構造領域を覆う表面保護膜が設けられている。そして、前記保護用ダイオードは、前記活性領域側から外側へ向かう方向に第１導電型半導体層と第２導電型半導体層とが交互に隣接してなる複数のダイオードにより形成されている。前記保護用ダイオードの一端は、前記半導体素子の外周側に設けられた高電位電極に電気的に接続されている。前記保護用ダイオードの他端は、前記活性領域側に設けられた前記半導体素子のゲート配線に電気的に接続されている。前記保護用ダイオードの一端は、最外周の前記拡散層の外周端よりも外側に位置する。
また、この発明にかかる半導体装置は、上述した発明において、前記拡散層の、前記保護用ダイオードに対向する部分と、残余に配置された部分とは互いに連結しているとよい。
また、この発明にかかる半導体装置は、上述した発明において、前記拡散層の、前記保護用ダイオードに対向する部分と残余に配置された部分とを連結する部分は、湾曲した平面形状を有するとよい。
また、この発明にかかる半導体装置は、上述した発明において、前記拡散層の前記保護用ダイオードに対向する部分における幅は、前記拡散層の、残余に配置された部分における幅よりも広いとよい。
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記拡散層は、前記活性領域側から外側に向かう方向に所定の間隔をあけて２つ以上設けられている。そして、前記拡散層の、前記保護用ダイオードに対向する部分における隣り合う当該拡散層の間隔は、前記拡散層の、残余に配置された部分における隣り合う当該拡散層の間隔よりも広いとよい。
また、この発明にかかる半導体装置は、上述した発明において、前記拡散層の、前記保護用ダイオードに対向する部分以外の残余に配置された部分の表面積は、前記拡散層の、前記保護用ダイオードに対向する部分の表面積よりも広いとよい。
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記拡散層は、前記活性領域側から外側に向かう方向に所定の間隔をあけて２つ以上設けられている。そして、前記半導体基板の、隣り合う前記拡散層に挟まれた部分の表面上には、前記絶縁膜を介して、前記第１導電型半導体層および前記第２導電型半導体層のいずれか１層が配置されているとよい。
また、この発明にかかる半導体装置は、上述した発明において、前記ダイオードはツェナーダイオードであるとよい。
また、この発明にかかる半導体装置は、上述した発明において、前記保護用ダイオードはポリシリコンで形成されているとよい。
また、この発明にかかる半導体装置は、上述した発明において、前記表面保護膜はポリイミド系樹脂で形成されているとよい。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体素子は、絶縁ゲート型バイポーラトランジスタまたは絶縁ゲート型電界効果トランジスタであるとよい。
この発明にかかる半導体装置によれば、保護用ダイオード下にガードリング（ガードリング領域の、保護用ダイオードの半導体基板側に配置された部分）を有する半導体装置において、表面保護膜としてポリイミド膜を被覆することで、抵抗性ＳｉＮ膜を用いずに表面保護膜を構成することができる。このため、表面保護膜にクラックが発生したり、信頼性が低下したり、電気的特性に悪影響が及ぶことを防止することができるという効果を奏する。また、この発明にかかる半導体装置によれば、保護用ダイオード下にガードリングを設けることで、サージ電圧印加時に保護用ダイオード下の最外周のガードリングでの電界集中を緩和することができるという効果を奏する。
図１は、この発明の第１実施例にかかる半導体装置１００の構成を示す説明図である。 図２Ａは、図１の中間領域Ｒの付近Ｋを拡大して示す平面図である。 図２Ｂは、図２Ａの破線枠部分を拡大して示す説明図である。 図２Ｃは、図２Ａの破線枠部分の別の一例を拡大して示す説明図である。 図２Ｄは、図２Ａの破線枠部分の別の一例を拡大して示す説明図である。 図３は、図１の保護用ダイオード１０の要部の構成を示す平面図である。 図４は、この発明の第２実施例にかかる半導体装置２００の要部の構成を示す断面図である。 図５は、ゲート配線１３側からｎ型ストッパ領域１６側に向かって階段状に上昇する第２ガードリング領域３２の電位分布を示す特性図である。 図６は、隣り合うガードリング間の間隔がレジストマスクのサイドエッチで狭くなる様子を示す説明図である。 図７は、本発明にかかる半導体装置のサージ耐量試験結果を示す特性図である。 図８は、この発明の第３実施例にかかる半導体装置の製造途中の状態を示す断面図である。 図９は、内燃機関用点火装置６００の要部の回路構成を示す回路図である。 図１０は、従来の半導体装置５００の構成を示す説明図である。 図１１は、第２ガードリング領域３２および保護用ダイオード１０のゲート配線１３側からｎ型ストッパ領域１６側に向かう方向の電位分布を示す特性図である。 図１２Ａは、実施の形態２にかかる半導体装置の要部を拡大して示す平面図である。 図１２Ｂは、図１２Ａの破線枠部分を拡大して示す説明図である。 図１２Ｃは、図１２Ａの破線枠部分の別の一例を拡大して示す説明図である。 図１２Ｄは、図１２Ａの破線枠部分の別の一例を拡大して示す説明図である。 図１３は、図２Ｂ〜２Ｄ，１２Ｂ〜１２ＤのＸ−Ｘ’線における断面構造の一部を拡大して示す断面図である。 図１４は、保護用ダイオード１０を設けない場合であって区分Ｂのみを活性領域側からチップ外周側に向かって２次元的にモデル化した構造においてゲートがオフ状態のＩＧＢＴの順バイアスを印加時の静電ポテンシャル分布をデバイス・シミュレーションした結果を示す断面図である。 図１５は、区分Ａのみを活性領域側からチップ外周側に向かって２次元的にモデル化した構造において、ガードリングを無くした終端構造領域の直上に保護用ダイオード１０を設けた場合の、ゲートがオフ状態のＩＧＢＴの順バイアス印加時の静電ポテンシャル分布をデバイス・シミュレーションした結果を示す断面図である。 図１６は、本発明にかかる半導体装置の耐電荷性を示す図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、特に断りの無い場合は、ガードリング領域はｐ型の導電性を有する。
（実施の形態１）
実施の形態１にかかる半導体装置１００について、図１，９を参照しながら説明する。図１は、この発明の第１実施例にかかる半導体装置１００の構成を示す説明図である。図１（ａ）は実施の形態１にかかる半導体装置１００の要部平面図であり、図１（ｂ）は図１（ａ）のＹ−Ｙ線で切断した断面構造を示す要部断面図である。図１に示す実施の形態１にかかる半導体装置１００は、例えば図９の内燃機関用点火装置６００のイグニッションコイルの一次コイル５０５への低圧電流を制御するイグナイタとして機能する。
具体的には、図１に示すように、実施の形態１にかかる半導体装置１００は、例えば、同一の半導体基板に設けられた、パワー半導体素子のＩＧＢＴ４０と、保護用ダイオード１０と、図示しないゲート抵抗５０２およびツェナーダイオード５０９とで構成される。ＩＧＢＴ４０は、一次コイル５０５に流れる低圧電流を断続するスイッチを構成する。保護用ダイオード１０は、サージ電圧などの過大な電圧からＩＧＢＴ４０を保護する機能を有する。ＩＧＢＴ４０および保護用ダイオード１０は、それぞれ、図９の回路図におけるＩＧＢＴ５０３および保護用ダイオード５０８に相当する。
実施の形態１にかかる半導体装置１００を構成するパワー半導体素子は、ＩＧＢＴ４０に代えて、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成される場合もある。この場合は、後述するｐ型コレクタ領域２をｎ型ドレイン領域に置き換えればよい。以下、実施の形態１にかかる半導体装置１００について、ＩＧＢＴ４０と、このＩＧＢＴ４０上に搭載される保護用ダイオード１０とを説明する。
この実施の形態１にかかる半導体装置１００は、ｐ型コレクタ領域２と、このｐ型コレクタ領域２上に配置されるｎ型バッファ領域３と、ｎ型バッファ領域３の、ｐ型コレクタ領域２側に対して反対側の表面上に配置されるｎ型ドリフト領域４（ｎ型ドリフト領域４が活性領域２１よりもチップ外周側に延びてなるｎ-型領域４ａ（ｎ型ドリフト領域４の外延部）を含む）と、を有する。ｎ型ドリフト領域４の、ｎ型バッファ領域３側に対して反対側の表面層には、ｐ型ベース領域５が選択的に配置されている（図１（ｂ）では、ｐ型ベース領域５の、活性領域２１よりもチップ外周側に延びている部分(外延部)を示す）。なお、ｐ型ベース領域端部５ａを境に、ｐ型ベース領域端部５ａよりもチップの内周側の領域を活性領域２１、ｐ型ベース領域端部５ａからチップの外周端までの領域を終端構造領域１００ａとする。
さらに、ｎ型ドリフト領域４の、ｎ型バッファ領域３側に対して反対側の表面層には、ｐ型ベース領域５よりも外側に、終端構造領域１００ａを構成する複数（ここでは５本）のｐ型ガードリング領域６が設けられている。複数のｐ型ガードリング領域６は、それぞれ、活性領域２１の周囲を囲む終端構造領域において、活性領域２１を取り囲む環状に、かつ互いに平行に配置されている。ｐ型ガードリング領域６の表面ドーピング濃度は例えば１×１０18／ｃｍ3であり、その深さは４μｍである。終端構造領域は、ｎ型ドリフト領域４の基板おもて面側の電界を緩和して耐圧を保持する機能を有する。
ｐ型ベース領域５の内部には、ｎ型エミッタ領域（図１（ｂ）ではｎ型エミッタ領域７の外延部が示されている）が設けられている。ｎ型ドリフト領域４のチップおもて面側には、ｐ型ベース領域５、ｎ型エミッタ領域７、図示されないゲート絶縁膜およびゲート電極からなるＭＯＳゲート構造が配置される。エミッタ電極８は、ｐ型ベース領域５およびｎ型エミッタ領域７に電気的に接続する。半導体装置１００の裏面には、ｐ型コレクタ領域２に電気的に接続するコレクタ電極２ａが設けられている。
さらに、半導体装置１００のおもて面には、ｐ型ガードリング領域６上に配置されるフィールド酸化膜９と、ｐ型ガードリング領域６（請求項１のガードリングに相当する）上にフィールド酸化膜９を介して配置される保護用ダイオード１０とが設けられている。保護用ダイオード１０の一端は、ｎ+型層２２を介してコレクタ電位（高電位側電位）が反映されるストッパ電極１１と接続する。保護用ダイオード１０の他端は、ｎ+型層２２を介してゲート配線１３と接続する。ゲート配線１３は、ポリシリコンで形成された図示しないゲート電極および金属膜で形成されたゲートパッド電極１２に繋がるゲートランナー金属配線である。
保護用ダイオード１０上には、表面保護膜であるＢＰＳＧ（ボロン・リンガラス）膜１４およびポリイミド（ポリイミド系樹脂）膜１５が設けられている。また、ｐ型ガードリング領域６の外側には、ストッパ電極１１に接続するｎ型ストッパ領域１６が設けられ、その外側にスクライブ領域１７が設けられている。なお、ｐ型コレクタ領域２、ｎ型バッファ領域３、ｎ型ドリフト領域４（ｎ-型領域４ａ）ｐ型ベース領域５、ｎ型エミッタ領域７、ｐ型ガードリング領域６およびｎ型ストッパ領域１６などの各領域はｎ型の半導体基板１（半導体チップ３０）に形成され、ＩＧＢＴ４０およびＩＧＢＴ４０の終端構造領域１００ａを構成する。
ＩＧＢＴ４０の定格電圧は、例えば４００Ｖである。ＩＧＢＴ４０の耐圧は、定格電圧より余裕を持たせた高い値とし、例えば６００Ｖである。ＭＯＳゲート構造には、プレーナゲート構造およびトレンチゲート構造がある。また、保護用ダイオード１０は、複数の直列ｐｎツェナーダイオード１８で構成される。直列ｐｎツェナーダイオード１８は、活性領域２１側からチップ外周側に向かう方向に並列にｐ+型層１９とｎ-型層２０とが交互に繰り返し配置（隣接）された構造をなしている。ｐ+型層１９およびｎ-型層２０は、ポリシリコンからなる。保護用ダイオード１０の詳細な構成については、後述する。
終端構造領域１００ａのうち、保護用ダイオード１０が形成される箇所を含む部分は、終端構造領域１００ａの一部がチップ内周側に凸となる平面形状を有しており、終端構造領域１００ａの他の部分（保護用ダイオード１０が形成されていない箇所）よりも幅が広くなっている。各ｐ型ガードリング領域６は、それぞれ３つに区分（符号Ａ，Ｂ，Ｃで示す）される。ｐ型ガードリング領域６の、一つ目の区分Ａに位置する部分は、保護用ダイオード１０下（フィールド酸化膜９を挟んで保護用ダイオード１０の半導体基板１側）に配置される第１ガードリング領域３１（図１には符号３１ｄ，３１ｅで示す）である。ｐ型ガードリング領域６の、二つ目の区分Ｂに位置する部分は、ＩＧＢＴ４０の終端構造領域１００ａとなる第２ガードリング領域３２である。区分Ｂの第２ガードリング領域３２は、区分Ａ、Ｃの第１，３ガードリング領域３１，３３よりもチップ外周側に配置されている。
ｐ型ガードリング領域６の、三つ目の区分Ｃに位置する部分は、第１ガードリング領域３１と第２ガードリング領域３２との間の中間領域Ｒに配置された第３ガードリング領域３３である。区分Ｃの第３ガードリング領域３３は、区分Ａの第１ガードリング領域３１と区分Ｂの第２ガードリング領域３２とを接続する（橋渡しをする）。区分Ｃの第３ガードリング領域３３は、区分Ａの第１ガードリング領域３１の端部と区分Ｂの第２ガードリング領域３２の端部とを結ぶ直線よりもチップ外周側に凸となる曲線状に湾曲した形状を有する。これら第１ガードリング領域３１、第２ガードリング領域３２および第３ガードリング領域３３の本数は、本実施の形態ではすべて５本であるが、これに限るものではなく種々変更可能である。
第１〜３ガードリング領域３１〜３３について詳細に説明する。図２Ａは、図１の中間領域Ｒの付近Ｋを拡大して示す平面図である。上述したように、ｐ型ガードリング領域６は、活性領域２１の周囲を囲むように５本平行に配置されている。また、上述したように、区分Ｃの第３ガードリング領域３３の個々のガードリング（すなわち各ｐ型ガードリング領域６の、第３ガードリング領域３３となる部分）は、それぞれチップ外周側に凸となる曲線状に湾曲した形状を有する。また、活性領域２１からチップ外周側に外延するｐ型ベース領域５の端部（外延部）であるｐ型ベース領域端部５ａは、区分Ｃにおいて、第３ガードリング領域３３の曲線と同様に、チップ外周側に凸となる曲線状に湾曲した形状を有する。
区分Ｃにおいて、第３ガードリング領域３３の各ガードリングとｐ型ベース領域端部５ａとを、ともにチップ外周側に凸となる曲線状に湾曲させる理由は、下記の通りである。区分Ｃは、区分Ｂから区分Ｂよりもチップ内周側の区分Ａに向かって、各ガードリングおよびｐ型ベース領域端部５ａをチップ内周側に引き戻すための遷移領域である。そのため、仮に各ガードリングおよびｐ型ベース領域端部５ａが区分Ｂから矩形状に区分Ｃに遷移する場合、区分Ｂと区分Ｃとの境界では、各ガードリングおよびｐ型ベース領域端部５ａは、所定角度をなす部分（第３ガードリング領域３３と第２ガードリング領域３２、およびｐ型ベース領域端部５ａの、第３ガードリング領域３３に沿った部分と第２ガードリング領域３２に沿った部分）によって、チップ外周側に向かって凸となる矩形状の角部を有することになる。この各ガードリングおよびｐ型ベース領域端部５ａのチップ外周側に向かって凸となる角部が矩形状である場合、矩形状の半導体チップの四隅の角部と同様に、空乏層が広がるときにチップ外周側に向かって電界強度を局所的に増加させる働きをする。したがって、各ガードリングおよびｐ型ベース領域端部５ａのチップ外周側に向かって凸となる角部において電界強度が局所的に増加した場合、電界強度が局所的に増加した箇所でアバランシェ降伏が発生し、電流が集中して破壊に至る原因となる。このため、区分Ｂと区分Ｃとの境界では、各ガードリングおよびｐ型ベース領域端部５ａのチップ外周側に向かって凸となる角部は曲線状とし、その曲率もできる限り小さくするのがよい。
区分Ｂと区分Ｃとの境界において、各ガードリングおよびｐ型ベース領域端部５ａのチップ外周側に向かって凸となる角部の曲率を小さくするには、区分Ｃの各ガードリングおよびｐ型ベース領域端部５ａも同様に、チップ外周側に向かって凸となる曲線状に湾曲させる方がよい。その理由は、第３ガードリング領域３３、およびｐ型ベース領域端部５ａの、第３ガードリング領域３３に沿った部分が例えばチップ外周線（矩形状の半導体チップ３０の各辺に相当する部分で、かつ第２ガードリング領域３２に平行な辺）に垂直な直線状である場合、区分Ｂと区分Ｃとの境界において、各ガードリングおよびｐ型ベース領域端部５ａのチップ外周側に向かって凸となる角部の曲率が大きくなるからである。区分Ｂと区分Ｃとの境界において、各ガードリングおよびｐ型ベース領域端部５ａのチップ外周側に向かって凸となる角部の曲率が大きくなった場合、空乏層の曲率も当然大きくなる。このため、周知のポアソンの式より、局所的な電界強度は増加する。したがって、区分Ｃにおいて、第３ガードリング領域３３の各ガードリングとｐ型ベース領域端部５ａとを、ともにチップ外周側に凸となる曲線状に湾曲させるのがよい。
なお、区分Ｂと区分Ｃとの境界において、各ガードリングおよびｐ型ベース領域端部５ａのチップ外周側に向かって凸となる角部の曲率を小さくするには、任意の２つの第２ガードリング領域３２において、チップ内周側のガードリングの区分Ｂと区分Ｃとの境界を、チップ外周側のガードリングの区分Ｂと区分Ｃとの境界よりも保護用ダイオード１０から遠くに配置するとよい。例えば、各ガードリングおよびｐ型ベース領域端部５ａにおける区分Ｂと区分Ｃとの境界が、図２Ａの補助線９００のように、第２ガードリング領域３２に対して鋭角をなす直線上に位置するように設定するとよい。図２Ａには、第１ガードリング領域３１のガードリングに内側から外側に向かって符号３１ａ〜３１ｅを付し、第２ガードリング領域３２のガードリングに内側から外側に向かって符号３２ａ〜３２ｅを付している。
次に、区分Ａと区分Ｃとの境界付近の第１，３ガードリング領域３１，３３の構成について説明する。図２Ｂは、図２Ａの破線枠部分を拡大して示す説明図である。図２Ｂには、図２Ａの破線枠部分を拡大した平面図を右側に示し、平面図のＸ−Ｘ’線に沿った断面図を左側に示す（図２Ｃ，２Ｄにおいても同様）。図２Ｂの断面図には、保護用ダイオード１０と、保護用ダイオード１０の下部（半導体基板側）に接するフィールド酸化膜９と、フィールド酸化膜９の下部に接する半導体基板（すなわちガードリングおよびｎ-型領域４ａ）とを示す（図２Ｃ，２Ｄ，１２Ｂ〜１２Ｄにおいても同様）。図２Ｂに図示された「…」は、保護用ダイオード１０のｐ+型層１９とｎ-型層２０との繰り返しを意味する。また、図２Ｂには、第１ガードリング領域３１の各ガードリングに内側から外側に向かって符号３１ａ〜３１ｅを付し、第３ガードリング領域３３のガードリングに内側から外側に向かって符号３３ａ〜３３ｅを付している（図２Ｃ，２Ｄ，１２Ｂ〜１２Ｄにおいても同様）。図２ＢのＸ−Ｘ’線における断面構造の一部（数本のガードリング部分）を拡大した断面図を図１３（ａ）に示す。図１３は、図２Ｂ〜２Ｄ，１２Ｂ〜１２ＤのＸ−Ｘ’線における断面構造の一部を拡大して示す断面図である。
図２Ｂに示すように、保護用ダイオード１０は、活性領域２１側からチップ外周側に向かって、ｎ+型層２２と、１つ以上の直列ｐｎツェナーダイオード１８とが交互に繰り返し配置されてなる。具体的には、図１３（ａ）に示すように、保護用ダイオード１０の繰り返し構造は、活性領域２１側からチップ外周側に向かって、ｎ+型層２２、ｎ-型層２０、ｐ+型層１９およびｎ-型層２０の構造が繰り返されている。保護用ダイオード１０の両端部（最も活性領域２１側および最もチップ外周側の部分）は、ｎ+型層２２となっている。また、保護用ダイオード１０において、フィールド酸化膜９を介してｐ型ベース領域５および第１ガードリング領域３１（すなわち各ガードリング３１ａ〜３１ｅ）に対向する位置には、ｎ+型層２２が配置されている。また、図１３（ｂ）に示すように、保護用ダイオード１０において、フィールド酸化膜９を介してｐ型ベース領域５および第１ガードリング領域３１（すなわち各ガードリング３１ａ〜３１ｅ）に対向する位置に、ｐ+型領域２４が配置されていてもよい。
ゲートコンタクトとは、保護用ダイオード１０を構成するポリシリコンのｎ+型層２２が図示しないゲート電極および金属膜で形成されたゲートパッド電極に繋がるゲートランナー金属配線と接続するコンタクト部である。具体的には、ゲートコンタクトは、深さ方向にフィールド酸化膜９を貫通してチップおもて面に達しｐ型ベース領域５を露出する。コレクタコンタクトとは、チップ最外周のｎ型ストッパ領域１６とストッパ電極１１とが接続するコンタクト部である。具体的には、コレクタコンタクトは、深さ方向にフィールド酸化膜９を貫通してチップおもて面に達しｐ型ベース領域５を露出する。図２Ｂの構成は、保護用ダイオード１０と、第３ガードリング領域３３の各ガードリング３３ａ〜３３ｅ上のポリシリコンフィールドプレート１０ａとが区分Ａと区分Ｂとの間（すなわち区分Ｃ）でつながっている例である。このような構成にすることで、外部電荷に対して等電位面が影響を受けにくくすることができる。
保護用ダイオード１０とポリシリコンフィールドプレート１０ａとの構成の別の一例を図２Ｃ，２Ｄに示す。図２Ｃ，２Ｄは、図２Ａの破線枠部分の別の一例を拡大して示す説明図である。図２Ｃに示す構成が図２Ｂに示す構成と異なる点は、次の２点である。１つ目の相違点は、保護用ダイオード１０のポリシリコンと、第３ガードリング領域３３の各ガードリング３３ａ〜３３ｅ上のポリシリコンフィールドプレート１０ａとを、切り離して、これらが離間する離間部分１０ｂを有する点である。２つ目の相違点は、保護用ダイオード１０のポリシリコンとガードリング３３ａ〜３３ｅ上のポリシリコンフィールドプレート１０ａとが櫛歯状に配置されている点である。このような構成とすることで、保護用ダイオード１０の電位と、ガードリング３３ａ〜３３ｅ上のポリシリコンフィールドプレート１０ａの電位とが互いに独立となり、影響を受けにくくなる。一方で、保護用ダイオード１０のポリシリコンとポリシリコンフィールドプレート１０ａとの離間部分１０ｂは、外部電荷の影響を若干受けやすくなるが、この離間部分１０ｂにおいて保護用ダイオード１０のポリシリコンとポリシリコンフィールドプレート１０ａとの距離（以下、離間距離とする）を十分狭く（例えば１０μｍ以下）すれば、外部電荷の密度が±１×１０12×ｑ（Ｃ／ｃｍ2）（ｑは電荷素量）を超えても、耐圧は変化しない。
図２Ｄに示す構成が図２Ｃに示す構成と異なる点は、保護用ダイオード１０のポリシリコンとポリシリコンフィールドプレート１０ａとの離間部分１０ｂを、チップの内周側から外周側に向かって直線的に配置した点である。図２Ｃの構成においては、保護用ダイオード１０のポリシリコンとポリシリコンフィールドプレート１０ａとが櫛歯状に配置されて離間部分１０ｂが直線的に連続していないため、電位が変化しにくい。一方、図２Ｄの構成においては、電位が直線的に変化しやすくなるが、保護用ダイオード１０のポリシリコンとポリシリコンフィールドプレート１０ａとの離間部分１０ｂの離間距離を１０μｍ以下、好ましくは２μｍ以下とすれば外部電荷の影響を受けにくくなるほか、平面レイアウトの設計が容易となる。
また、図２Ｄの構成においては、区分Ａと区分Ｃとの境界において、区分Ａのポリシリコンと区分Ｃのポリシリコンとを活性領域２１側からｎ型ストッパ領域１６側に向かって一様に切断し、保護用ダイオード１０のポリシリコンとポリシリコンフィールドプレート１０ａとの離間部分１０ｂとを形成している。この場合、区分Ａの第１ガードリング領域３１と区分Ｃの第３ガードリング領域３３とが接続されているために、図６の従来の抵抗性フィールドプレートを用いた半導体装置において生じていた逆バイアス時の電界は緩和されて、サージ耐量が改善される。一方、区分Ａと区分Ｃとの境界において、ポリシリコンが無い領域（上記離間部分１０ｂ）が活性領域２１側からｎ型ストッパ領域１６側に向かって一様に存在することで、耐電荷性が悪いという問題がある。このため、保護用ダイオード１０のポリシリコンとポリシリコンフィールドプレート１０ａとの離間部分１０ｂを形成する場合には、ポリシリコン領域を少なくすることが望ましい。
例えば、図２Ｃの構成のように、区分Ａと区分Ｃとの境界において、区分Ａのポリシリコン（保護用ダイオード１０のポリシリコン）と区分Ｃのポリシリコン（ポリシリコンフィールドプレート１０ａ）を櫛歯状に形成することで、ポリシリコンの無い領域（保護用ダイオード１０のポリシリコンとポリシリコンフィールドプレート１０ａとの離間部分１０ｂ）を減らす構造となる。図２Ｃの構成においては、保護用ダイオード１０のポリシリコンとポリシリコンフィールドプレート１０ａとの離間部分１０ｂは図２Ｄの構成に対して半分になっている。
次に、ガードリングの幅および隣り合うガードリング間の間隔について、かつ区分Ａ，Ｂ，Ｃ間のガードリングの関係について説明する。以下の説明にあたって、第１ガードリング領域３１のガードリングの幅の総称（以下、第１ガードリング領域３１の幅とする）をＷ１とし、ガードリング３１ａ〜３１ｅの幅をそれぞれＷ１ａ，Ｗ１ｂ，Ｗ１ｃ，Ｗ１ｄ，Ｗ１ｅとした。第１ガードリング領域３１の隣り合うガードリング間の間隔の総称（以下、第１ガードリング領域３１の間隔とする）をＴ１とし、隣り合う各ガードリング間の間隔をそれぞれチップ内側から外側に向かってＴ１ａ，Ｔ１ｂ、Ｔ１ｃ，Ｔ１ｄとした。
第２，３ガードリング領域３２，３３においても、第１ガードリング領域３１と同様に、ガードリングの幅の総称（以下、第２，３ガードリング領域３２，３３の幅とする）をそれぞれＷ２，Ｗ３とし、隣り合うガードリング間の間隔の総称（以下、第２，３ガードリング領域３２，３３の間隔とする）をそれぞれＴ２，Ｔ３とした。そして、第２ガードリング領域３２のガードリング３２ａ〜３２ｅの幅をそれぞれＷ２ａ，Ｗ２ｂ，Ｗ２ｃ，Ｗ２ｄ，Ｗ２ｅとした。第３ガードリング領域３３のガードリング３３ａ〜３３ｅの幅をそれぞれＷ３ａ，Ｗ３ｂ，Ｗ３ｃ，Ｗ３ｄ，Ｗ３ｅとした。第２ガードリング領域３２の隣り合う各ガードリング間の間隔をチップ内側から外側に向かってそれぞれＴ２ａ，Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｄとした。第３ガードリング領域３３の隣り合う各ガードリング間の間隔をチップ内側から外側に向かってそれぞれＴ３ａ，Ｔ３ｂ，Ｔ３ｃ，Ｔ３ｄとした。
第１ガードリング領域３１の幅Ｗ１（Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃ，Ｗ１ｄ，Ｗ１ｅ）は、第２ガードリング領域３２の幅Ｗ２（Ｗ２ａ，Ｗ２ｂ，Ｗ２ｃ，Ｗ２ｄ，Ｗ２ｅ）より広くなっている。また、第１ガードリング領域３１の間隔Ｔ１（Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃ，Ｔ１ｄ）は、第２ガードリング領域３２の間隔Ｔ２（Ｔ２ａ，Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｄ）より広くなっている。すなわち、各ガードリングは、区分Ａ，Ｂにおいて、Ｗ１ａ＞Ｗ２ａ、Ｗ１ｂ＞Ｗ２ｂ、Ｗ１ｃ＞Ｗ２ｃ、Ｗ１ｄ＞Ｗ２ｄ、およびＷ１ｅ＞Ｗ２ｅを満たし、かつＴ１ａ＞Ｔ２ａ、Ｔ１ｂ＞Ｔ２ｂ、Ｔ１ｃ＞Ｔ２ｃ、Ｔ１ｄ＞Ｔ２ｄを満たすように配置される。
このように第１，２ガードリング領域３１，３２を配置する理由は、以下の通りである。保護用ダイオード１０の高電位側端部（カソード側）と低電位側端部（アノード側）との間の距離Ｌ、すなわち５本の第１ガードリング領域３１が形成される箇所の幅は、５本の第２ガードリング領域３２が形成される箇所の幅Ｐより大きい。この保護用ダイオード１０の高電位側端部と低電位側端部との間の距離Ｌに、５本の第１ガードリング領域３１を効果的に配置するためである。
第１，２ガードリング領域３１，３２の幅Ｗ１，Ｗ２は、それぞれｎ型ストッパ領域１６（コレクタ電位が反映される領域）側に配置されるほど狭くなっている。一方、第１，２ガードリング領域３１，３２の間隔Ｔ１，Ｔ２は、それぞれｎ型ストッパ領域１６側に位置するほど広くなっている。すなわち、区分Ａの第１ガードリング領域３１の各ガードリング３１ａ〜３１ｅは、Ｗ１ａ＞Ｗ１ｂ＞Ｗ１ｃ＞Ｗ１ｄ＞Ｗ１ｅを満たし、かつＴ１ａ＜Ｔ１ｂ＜Ｔ１ｃ＜Ｔ１ｄを満たすように配置される。区分Ｂの第２ガードリング領域３２の各ガードリング３２ａ〜３２ｅは、Ｗ２ａ＞Ｗ２ｂ＞Ｗ２ｃ＞Ｗ２ｄ＞Ｗ２ｅを満たし、かつＴ２ａ＜Ｔ２ｂ＜Ｔ２ｃ＜Ｔ２ｄを満たすように配置される。
第３ガードリング領域３３の間隔Ｔ３（Ｔ３ａ，Ｔ３ｂ，Ｔ３ｃ，Ｔ３ｄ）は、第２ガードリング領域３２の間隔Ｔ２（Ｔ２ａ，Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｄ）と基本的に同じである。また、第３ガードリング領域３３の幅Ｗ３（Ｗ３ａ，Ｗ３ｂ，Ｗ３ｃ，Ｗ３ｄ，Ｗ３ｅ）は、第２ガードリング領域３２の幅Ｗ２（Ｗ２ａ，Ｗ２ｂ，Ｗ２ｃ，Ｗ２ｄ，Ｗ２ｅ）と基本的に同じである。
第３ガードリング領域３３は、第１ガードリング領域３１と接続する箇所で後述するチップ外周側に突出する矩形状の領域により、第１ガードリング領域３１の幅Ｗ１（Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃ，Ｗ１ｄ，Ｗ１ｅ）よりも広い幅となる箇所を有する。５本の第１ガードリング領域３１上には、フィールド酸化膜９を挟んで、最外周のガードリング３１ｅをはみ出すように保護用ダイオード１０が重なって配置されている。すなわち、保護用ダイオード１０の、活性領域２１側からチップ外周側へ向かう方向の長さＬは、ｐ型ベース領域端部５ａよりもチップ内周側から第２ガードリング領域３２の最外周のガードリング３２ｅの外周端よりもチップ外周側に達する長さとなっている。これにより、複数の直列ｐｎツェナーダイオード１８を設けた保護ダイオード１０は、外周方向への距離に対して、線形的に電位を増加させる効果がある。そのため、保護ダイオード１０をガードリングよりも外側に長く形成すれば、ガードリングよりも外側に等電位線を引っ張ることができるので、ガードリング部の電界強度をさらに緩和することができる。
次に、第１〜３ガードリング領域３１〜３３が占める面積と空乏層の電位分布との関係について説明する。５本の第２ガードリング領域３２が形成される箇所における終端構造領域１００ａの表面積に対する第２ガードリング領域３２の各ガードリングの表面積（占有面積）は、５本の第１ガードリング領域３１が形成される箇所における終端構造領域１００ａの表面積に対する第１ガードリング領域３１の各ガードリングの表面積よりも広くする。そのため、各第２ガードリング領域３２の電位が第１ガードリング領域３１および第３ガードリング領域３３の電位に対して支配的となり、第１ガードリング領域３１の各ガードリング３１ａ〜３１ｅの電位はそれらとそれぞれ接続される第２ガードリング領域３２の各ガードリング３２ａ〜３２ｅの電位にほぼ固定される。したがって、第２ガードリング領域３２の最外周のガードリング３２ｅの電位が低下した場合、このガードリング３２ｅと接続される第１ガードリング領域３１の最外周のガードリング３１ｅの電位も低下する。
さらに、区分Ｃの第３ガードリング領域３３の、区分Ａの第１ガードリング領域３１と接続する端部には、第３ガードリング領域３３の曲線状の領域よりもさらにチップ外周側に突出して面積が広くなる矩形状の領域を有する。この第３ガードリング領域３３の矩形状領域は、区分Ｃを挟んで区分Ｂから区分Ａに電位分布が曲がるときに、広い面積の矩形状領域で電位を固定し、ガードリングの電位の変化を抑制して安定化させる効果を有する。
次に、第２ガードリング領域３２および保護用ダイオード１０の電位分布について説明する。図１１は、第２ガードリング領域３２および保護用ダイオード１０のゲート配線１３側からｎ型ストッパ領域１６側に向かう方向の電位分布を示す特性図である。図１１に示す第２ガードリング領域３２の電位は、第２ガードリング領域３２のガードリング３２ａ〜３２ｅのｐｎ接合深さ付近の電位分布である。また、図１１において、点線は保護用ダイオード１０の電位分布である。また、保護用ダイオード１０の電位分布よりも細かい点線は保護用ダイオード１０を設けない場合の電位分布であり、実線は保護用ダイオード１０を設けた場合の電位分布である。
保護用ダイオード１０を構成する複数の直列ｐｎツェナーダイオード１８は、疑似的に抵抗性フィールドプレート（金属よりも高抵抗の抵抗膜からなるフィールドプレート）として機能する。直列ｐｎツェナーダイオード１８が抵抗性フィールドプレートとして機能することにより、保護用ダイオード１０のゲート配線１３からストッパ電極１１までの電位分布はゲート配線１３からの距離に対して線形的（１次関数的）に増大する。そのため、図１１のように、等電位線は保護用ダイオード１０の表面で線形的に一様に分布する。これにより、保護用ダイオード１０は、第１ガードリング領域３１による電位分布が均一に近づくように補助（アシスト）している。そのため、第１ガードリング領域３１の幅Ｗ１および間隔Ｔ１をそれぞれ第２ガードリング領域３２の幅Ｗ２および間隔Ｔ２より広くしても電位分布が均一化され、空乏層が十分広がるため、電界集中は緩和される。ここで、保護用ダイオード１０の耐圧は、例えば４００Ｖである。
保護用ダイオード１０の耐圧をＩＧＢＴ４０の耐圧よりも低くして、ＩＧＢＴ４０においてアバランシェ降伏が生じることを防ぐようにしてもよい。この場合、ＩＧＢＴ４０よりも耐圧が低い保護用ダイオード１０において、保護用ダイオード１０の高電位側端部と低電位側端部との間の距離（長さ）Ｌを短くすることができる。そのため、第１ガードリング領域３１〜３３の幅Ｗ１〜Ｗ３を同じくし、かつ第１ガードリング領域３１〜３３の間隔Ｔ１〜Ｔ３を同じにする場合もある。なお、第２ガードリング領域３２の幅Ｗ２（Ｗ２ａ，Ｗ２ｂ，Ｗ２ｃ，Ｗ２ｄ，Ｗ２ｅ）および間隔Ｔ２（Ｔ２ａ，Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｄ）は、ＩＧＢＴ４０の耐圧が確保可能な最小の幅および間隔に設計される。すなわち、ＩＧＢＴ４０の終端構造領域１００ａの幅（５本の第２ガードリング領域３２が形成される箇所の幅Ｐ）が最小になるように設計される。このような場合、ＩＧＢＴ４０の耐圧が６００Ｖの場合に対して、保護用ダイオード１０の耐圧は４００Ｖである。
（実施例１）
次に、保護用ダイオード１０について説明する。図３は、図１の保護用ダイオード１０の要部の構成を示す平面図である。保護用ダイオード１０は、ｐ+型層１９とｎ-型層２０とが交互に並ぶ方向と直交する方向（以下、長手方向とする）に細長い略矩形状のｐ+型層１９とｎ-型層２０とを、当該長手方向に長いストッパ電極１１（ｎ型ストッパ領域１６）に対して平行に配置する。これにより、ｐ+型層１９およびｎ-型層２０の長手方向の端部１９ａ，２０ａがコレクタ電位のストッパ電極１１に近接して配置されることを防止することができる。その結果、ｐ+型層１９およびｎ-型層２０の長手方向の端部１９ａ，２０ａ（保護用ダイオード１０の側端部）での電界集中が緩和される。
このｐ+型層１９は高濃度ｐ型層（ｐ+型）であり、ｎ-型層２０は低濃度ｎ型層（ｎ-型）であり、それぞれ不純物をドープしてなるポリシリコンによって形成する。ｐ+型層１９の不純物濃度は、ポリシリコン層の厚さ方向に積分した不純物濃度を例えば１×１０15／ｃｍ2以上５×１０15／ｃｍ2以下程度、具体的には例えば２×１０15／ｃｍ2としてもよい。例えばポリシリコン層の厚さが１μｍの場合は、ｐ+型層１９の平均的な不純物濃度は２×１０19／ｃｍ3となる。一方、ｎ-型層２０の不純物濃度は、ポリシリコン層の厚さ方向に積分した不純物濃度を例えば１×１０14／ｃｍ2以上５×１０14／ｃｍ2以下程度、具体的には例えば４×１０14／ｃｍ2としてもよい。例えばポリシリコン層の厚さが１μｍの場合は、ｎ-型層２０の平均的な不純物濃度は４×１０18／ｃｍ3となる。すなわち、ｎ-型層２０の不純物濃度は、ｐ+型層１９の不純物濃度の約１／１０（例えば１／５０以上１／５以下程度）とするのがよい。
さらに高電圧を維持することができるように、ｎ-型層２０は、低濃度ｎ型層（ｎ-型）と高濃度ｎ型層（ｎ+型）とを直列接続した構成としてもよい。この場合、保護用ダイオード１０は、ツェナーダイオードではなく単なるｐｎダイオードで構成されることとなる。また、保護用ダイオード１０の両端部の高濃度ｎ+型層２２は、ゲート配線１３やストッパ電極１１とオーミック接触させるために高濃度ｎ型層（ｎ+型）にしている。
この保護用ダイオード１０は、例えば、５０個から７０個程度の直列ｐｎツェナーダイオード１８で構成される。１個あたりの直列ｐｎツェナーダイオード１８の耐圧は例えば６Ｖ以上８Ｖ以下程度であり、保護用ダイオード１０の耐圧は例えば３００Ｖ以上５６０Ｖ以下程度の耐圧となる。この保護用ダイオード１０は前記の５本の第１ガードリング領域３１上に重なるように配置され、フィールドプレートの働きをする。そのため、第１ガードリング領域３１の最外周のガードリング３１ｅの電界集中が緩和されて、この箇所で発生するアバランシェ降伏が防止される。その結果、サージ電圧による破壊が防止され、半導体装置１００の信頼性を向上させることができる。
また、図１（ｂ）に示すように、表面保護膜にポリイミド膜１５を用いることで、温度サイクル試験などによるクラックの発生が防止される。また、ＴＨＢ（温度・湿度・電圧）試験により腐食がなく、腐食によって起こる特性変化が発生しないため、高い信頼性が得られる。
なお、図２Ａの区分Ｃにおいて、ゲート配線１３の内周端１３ａや、保護用ダイオード１０を構成するポリシリコン膜の内周端２８ａを、チップ内側に矩形状に凸となるように配置してもよい。ただし、前述のように、ｐ型ベース領域端部５ａは第３ガードリング領域３３と同様に湾曲させて、空乏層が第３ガードリング領域３３の形状を反映して広がるようにする。さらに、ゲート配線１３はｐ型ベース領域端部５ａ上からチップ外周側（すなわちｎ-型領域４ａ上）にはみ出ないように、ｐ型ベース領域５の内部に配置する。
（実施例２）
次に、実施の形態１にかかる半導体装置の別の一例について説明する。図４は、この発明の第２実施例にかかる半導体装置２００の要部の構成を示す断面図である。図４には、第１ガードリング領域３１の最外周のガードリング３１ｅとその内側に隣り合うガードリング３１ｄ近傍を示した。図４の第２実施例にかかる半導体装置２００が図１の第１実施例にかかる半導体装置１００と異なる点は、保護用ダイオード１０を構成する複数の直列ｐｎツェナーダイオード１８のうち、第１ガードリング領域３１の最外周のガードリング３１ｅとその内側に隣り合うガードリング３１ｄの間の直上（ｎ-型領域４ａの、ガードリング３１ｄ，３１ｅに挟まれた部分の表面に設けられたフィールド酸化膜９上）の直列ｐｎツェナーダイオード１８を、１つのｐ+型層１９（または１つのｎ-型層２０）に代えた点である。
保護用ダイオード１０を構成する直列ｐｎツェナーダイオード１８の個数を６個程度（隣接するｐ+型層１９およびｎ-型層２０をそれぞれ６個程度）少なくした場合には、設計段階での第１ガードリング領域３１の最外周のガードリング３１ｅ直上の保護用ダイオード１０の電位は、直列ｐｎツェナーダイオード１８を少なくしない場合に比べて４０Ｖ程度（７Ｖ×６＝４２Ｖ：ツェナー電圧（降伏電圧）を７Ｖ程度とした場合）低下する。すなわち、第１ガードリング領域３１の最外周のガードリング３１ｅとその内側に隣り合うガードリング３１ｄの間の直上の直列ｐｎツェナーダイオード１８を１つのｐ+型層１９（または１つのｎ-型層２０）に代えることで、設計段階で第１ガードリング領域３１の最外周のガードリング３１ｅの電位に対して、ガードリング３１ｅの直上にある保護用ダイオード１０の電位を予め例えば４０Ｖ程度低下させておく。
この理由は、イオン注入用マスク（レジストマスクや酸化膜マスク）のサイドエッチ（側方腐食）によって生じる第１ガードリング領域３１の最外周のガードリング３１ｅとｎ型ストッパ領域１６との間の電位上昇を、予め設定したガードリング３１ｅの直上にある保護用ダイオード１０の電位低下分で相殺し、所定の電位バランスを維持するためである。すなわち、ガードリングを形成するためのイオン注入用マスクのパターニング時に、フォトマスクに形成されたガードリングのパターンの端部位置よりもイオン注入用マスクの端部が後退し、ガードリングの幅がイオン注入用マスクの後退量（除去量）Ｄの分だけ広くなると、隣り合うガードリング間の間隔がイオン注入用マスクの後退量Ｄ（＝２Ｄ）分だけ狭くなる。その結果、第１ガードリング領域３１と第２ガードリング領域３２との電位バランスが悪化する。このため、上述したように、ガードリング３１ｅの直上にある保護用ダイオード１０の電位を予め低下させることで、電位バランスが悪化することを回避する。この第１ガードリング領域３１と第２ガードリング領域３２との電位バランスが悪化する現象ついて以下に説明する。
ｐ型ガードリング領域６（すなわち第１〜３ガードリング領域３１〜３３）を形成するとき、フォトリソグラフィーによるエッチングでレジストマスク（イオン注入用マスク）にサイドエッチが生じる（イオン注入用マスクとして酸化膜マスクを用いる場合には、さらに酸化膜マスクのオーバーエッチングによるサイドエッチが加わる）。レジストマスクにサイドエッチが生じると、このレジストマスクを用いて形成されたｐ型ガードリング領域６の間隔（すなわち第１〜３ガードリング領域３１〜３３の間隔Ｔ１〜Ｔ３）は設計値（サイドエッチがない場合）より狭くなる。上述したように第２ガードリング領域３２の間隔Ｔ２は第１ガードリング領域３１の間隔Ｔ１に対して狭いため、レジストマスクに生じたサイドエッチによってガードリング領域の間隔が狭くなる割合は、区分Ａの第１ガードリング領域３１の間隔Ｔ１に比べて区分Ｂの第２ガードリング領域３２の間隔Ｔ２で大きい。
図６は、隣り合うガードリング間の間隔がレジストマスクのサイドエッチで狭くなる様子を示す説明図である。図６（ａ）は、レジストマスクにサイドエッチがなく、ガードリング３２ａ〜３２ｅの形成領域に対応する開口部（イオン注入窓）がフォトマスク上のガードリングパターンと同じ位置に形成された場合である。図６（ｂ）は、レジストマスクにサイドエッチが生じた場合である。また、図６（ａ），６（ｂ）にはそれぞれ等電位線２３を示す。
図６（ａ）において、レジストマスクにサイドエッチが生じた場合、第２ガードリング領域３２の設計上の所定間隔Ｔ２ａ１が、レジストマスクのサイドエッチによって間隔Ｔ２ａ２に狭くなり、図６（ｂ）のようになる（他のガードリング領域の間隔も同様に狭くなる）。この状態でストッパ電極１１に正極、ゲート配線１３に負極の保護用ダイオード１０によるクランプ電圧を印加したとき、設計上の所定間隔Ｔ２ａ１よりも狭い間隔Ｔ２ａ２のガードリング間を通る等電位線２３の本数は、設計上の所定間隔Ｔ２ａ１の場合よりも減少する。ここでは、１本以上の等電位線２３が図示される程度の電気量を有する箇所に等電位線２３がひかれることを「等電位線２３が通る」とし、等電位線２３が図示される程度の電気量を有していない箇所を「等電位線２３が通ることができない箇所」とする。ガードリング間を通ることができない等電位線２３は、図６（ｂ）に示すように、各ガードリング間で順次チップ外周側のガードリング間に押し出され、最終的には第２ガードリング領域３２の最外周のガードリング３２ｅとｎ型ストッパ領域１６との間（図６には「３２ｅと１６の間」と示す）を通る。このため、各ガードリング間での等電位線２３の減少分は、第２ガードリング領域３２の最外周のガードリング３２ｅとｎ型ストッパ領域１６との間に追加されるように分布し、第２ガードリング領域３２の最外周のガードリング３２ｅとｎ型ストッパ領域１６との間の等電位線２３の密度が高くなる。そのため、第２ガードリング領域３２の最外周のガードリング３２ｅの幅Ｗ２ｅでの電位は低下し、この電位の低下分は第２ガードリング領域３２の最外周のガードリング３２ｅとｎ型ストッパ領域１６との間の電位に追加され、ガードリング３２ｅとｎ型ストッパ領域１６とに挟まれた領域での電位上昇が大きくなる。
図５は、ゲート配線１３側からｎ型ストッパ領域１６側に向かって階段状に上昇する第２ガードリング領域３２の電位分布を示す特性図である。イオン注入用マスクにサイドエッチがない場合の隣り合うガードリング間の間隔に対して、イオン注入用マスクのサイドエッチングを要因として隣り合うガードリング間の間隔が狭くなる割合は、各ガードリング間で異なる。例えば、イオン注入用マスクのサイドエッチングを原因として隣り合うガードリング間の間隔が狭くなる割合は、複数のガードリングのうち、間隔Ｔ２ａが最も短い最内周のガードリング３２ａとその外側に隣り合うガードリング３２ｂとの間で最も大きくなる。そのため、図６のように等電位線２３がチップ外周側にシフトすることにより、ガードリング間の電位差は、最内周のガードリング３２ａとその外側に隣り合うガードリング３２ｂとの間（間隔Ｔ２ａ）で小さくなり、その分、最外周のガードリング３２ｅとその内側に隣り合うガードリング３２ｄとの間（間隔Ｔ２ｄ）で最も大きくなる。したがって、図５に示すように、第２ガードリング領域３２の電位分布曲線は、クランプ電圧を維持したまま、ｎ型ストッパ領域１６側からゲート配線１３側に向かって、各ガードリング間で電位が低下する方向に凸になるように全体がシフトする。
さらに、この第２ガードリング領域３２の最外周のガードリング３２ｅの電位分布の変化は、第３ガードリング領域３３の最外周のガードリング３３ｅを介して第１ガードリング領域３１の最外周のガードリング３１ｅに伝達される。これにより、第１ガードリング領域３１の最外周のガードリング３１ｅの電位も低下する。このようにして、第１ガードリング領域３１の電位も低下する。この電位低下は、第１ガードリング領域３１の最外周のガードリング３１ｅおよび第２ガードリング領域３２の最外周のガードリング３２ｅで最も大きくなる。
一方、第１ガードリング領域３１では、第２ガードリング領域３２に対して、隣り合うガードリング間の間隔が数倍広くなる。すなわち、第１ガードリング領域３１において、第１ガードリング領域３１の設計上の所定間隔Ｔ１に対してサイドエッチにより第１ガードリング領域３１の間隔Ｔ１が狭くなる割合は、サイドエッチにより第２ガードリング領域３２の間隔Ｔ２が狭くなる割合よりも小さい。また、第１ガードリング領域３１の上部に配置された保護用ダイオード１０の電位分布の影響を受けて、第１ガードリング領域３１の間隔Ｔ１での電位低下はさらに小さくなる。そのため、第１ガードリング領域３１の各ガードリング間（間隔Ｔ１（Ｔ１ａ〜Ｔ１ｄ））での電位が第２ガードリング領域３２の各ガードリング間（間隔Ｔ２（Ｔ２ａ〜Ｔ２ｄ））での電位よりも高くなる。この電位差は第２ガードリング領域３２の最外周のガードリング３２ｅで最も大きくなるため、イオン注入用マスクのサイドエッチ量が多くなると、第２ガードリング領域３２の最外周のガードリング３２ｅでの電位低下が増強される。そのため、最外周のガードリングの外側では、第１，３ガードリング領域３１，３３と、第２ガードリング領域３２との間で電位分布の空間的な変化量に相違が生じ、電界強度が増加する。その結果、第２ガードリング領域３２の第３ガードリング領域３３に近い箇所で電界強度が最も高くなり、アバランシェ降伏が起こるようになる。
このような、第２ガードリング領域３２の最外周のガードリング３２ｅでのアバランシェ降伏の発生を防止するための手段を説明する。上述したように第１ガードリング領域の最外周のガードリング３１ｅの直上に配置される保護用ダイオード１０の電位を、例えば４０Ｖ程度、予め低く設定する。これにより、製造工程中にイオン注入用マスクに想定以上のサイドエッチが生じて、第１ガードリング領域３１の最外周のガードリング３１ｅの電位が低下した場合でも、第１ガードリング領域３１の最外周のガードリング３１ｅの電位に保護用ダイオード１０の電位を近づけることができる。両者の電位が近づくことで、第１ガードリング領域３１の最外周のガードリング３１ｅとその内側のガードリング３２ｄとの間（間隔Ｔ２ｄ）の電位と、第１ガードリング領域３１の最外周のガードリング３１ｅの電位との差が縮小される。その結果、第１ガードリング領域３１の最外周のガードリング３１ｅでの電界集中を緩和することができる。
次に、第１ガードリング領域３１の最外周のガードリング３１ｅの直上にある保護用ダイオード１０の電位を予め例えば４０Ｖ程度低下させておくための、具体的な手段について説明する。すなわち、前述のように、保護用ダイオード１０を構成する複数の直列ｐｎツェナーダイオード１８のうち、第１ガードリング領域３１の最外周のガードリング３１ｅとその内側に隣り合うガードリング３１ｄとの間の直上の直列ｐｎツェナーダイオード１８に代えて、１つのｐ+型層１９（または１つのｎ-型層２０）を配置する。
例えば６個程度の直列ｐｎツェナーダイオード１８（隣接するｐ+型層１９とｎ-型層２０とをそれぞれ６個程度）に代えて１つのｐ+型層１９（または１つのｎ-型層２０）を配置した場合には、設計段階での第１ガードリング領域３１の最外周のガードリング３１ｅ直上の保護用ダイオード１０の電位は、当該箇所に直列ｐｎツェナーダイオード１８を配置した場合に比べて４０Ｖ程度（７Ｖ×６＝４２Ｖ：ツェナー電圧を７Ｖ程度とした場合）低下する。すなわち、設計段階で第１ガードリング領域３１の最外周のガードリング３１ｅの電位に対して、第１ガードリング領域３１の最外周のガードリング３１ｅの直上にある保護用ダイオード１０の電位を予め４０Ｖ程度低下させておく。
また、保護用ダイオード１０のうち、直列ｐｎツェナーダイオード１８を配置していない箇所においては、前記したように１つのｐ+型層１９（または１つのｎ-型層２０）のみが配置されるため、ガードリング間にｐｎ接合は形成されない。したがって、この直列ｐｎツェナーダイオード１８を減らした部分の下のガードリング間での電位の低下分は、第１ガードリング領域３１の最外周のガードリング３１ｅとｎ型ストッパ領域１６との直上の保護用ダイオード１０での電位上昇分に追加される。これにより第１ガードリング領域３１の最外周のガードリング３１ｅの電位に保護用ダイオード１０の電位を近づけることができるため、保護用ダイオード１０としては耐圧の低下はない。
このように、第１ガードリング領域３１の最外周のガードリング３１ｅの直上に配置される保護用ダイオード１０の電位をガードリング３１ｅの電位に近づけることで、第１ガードリング領域３１の最外周のガードリング３１ｅでの電界集中が緩和され、この箇所でのアバランシェ降伏を防止することができる。その結果、ガードリングを形成するためのイオン注入用マスクにサイドエッチが発生した場合でも、保護用ダイオード１０下に配置された第１ガードリング領域３１の最外周のガードリング３１ｅをサージ電圧破壊から保護することができる。
また、イオン注入用マスク上のガードリングパターンの端部と、保護用ダイオード１０の端部との距離が、例えば１０μｍ程度（例えば５μｍ以上１５μｍ以下程度）であるのが好ましい。これにより、サイドエッチによるイオン注入用マスクの除去量（以下、サイドエッチ量とする）にばらつきがあっても、イオン注入用マスクのサイドエッチによる悪影響が保護用ダイオード１０の耐圧にほとんど及ばない。
また、イオン注入用マスクのサイドエッチが無視できる程度に小さい場合には、第１ガードリング領域３１の最外周のガードリング３１ｅの電位の低下は少ない。そのため、第１ガードリング領域３１の最外周のガードリング３１ｅの直上の保護用ダイオード１０の電位の低下を例えば７Ｖ以上５０Ｖ以下の範囲に抑制することで、第１ガードリング領域３１の最外周のガードリング３１ｅでの電界集中の程度を小さくすることができて、アバランシェ降伏は発生しない。この７Ｖ以上５０Ｖ以下の電位低下は、ガードリング３１ｅの直上にある保護用ダイオード１０の電位を予め低下させるために１つのｐ+型層１９（または１つのｎ-型層２０）に代える直列ｐｎツェナーダイオード１８の１個から７個分に相当する。５０Ｖ超の電位低下をさせると、第１ガードリング領域３１の最外周のガードリング３１ｅとｎ型ストッパ領域１６との間での電界強度が高まり好ましくない。
本実施例１，２では、表面保護膜として従来のように抵抗性ＳｉＮ膜を用いないで、ポリイミド膜１５を用いている。これにより、ポリイミド膜１５と金属膜（エミッタ電極８、ゲート配線１３およびストッパ電極１１など）では熱膨張係数の差によるクラックの発生は起こらない。その結果、高信頼性化を図ることができる。また、製造上での装置律速が少なく、生産性を高めることができる。
なお、本実施例１では、第１ガードリング領域３１上とこれらに挟まれた箇所（ｎ-型領域４ａの、間隔Ｔ３１で隣り合う第１ガードリング領域３１間に挟まれた部分）上に直列ｐｎツェナーダイオード１８を形成した場合を例に説明したが、第１ガードリング領域３１上に直列ｐｎツェナーダイオード１８を形成しなくてもよい。すなわち、ガードリング間に挟まれた箇所（間隔Ｔ１）の上のみに直列ｐｎツェナーダイオード１８を形成する場合もある。このような構成にすると、保護用ダイオード１０内の電位分布は第１ガードリング領域３１の階段状の電位分布に近くなる。そのため、直列ｐｎツェナーダイオード１８の個数が減ることで高耐圧の保護用ダイオード１０を形成することが難しいが、第１ガードリング領域３１の最外周のガードリング３１ｅでの電界集中を緩和するためには効果的な構造となる。なお、第１ガードリング領域３１上に直列ｐｎツェナーダイオード１８を配置すると耐圧が出にくくなるため、直列ｐｎツェナーダイオード１８の個数および位置は設計条件に合わせて種々変更するのが好ましい。
次に、本発明にかかる半導体装置のサージ耐量について説明する。図７は、本発明にかかる半導体装置のサージ耐量試験結果を示す特性図である。図７に示す従来品は図１０の従来の半導体装置５００であり、３０ｋＶを超えて３３ｋＶ程度のサージ電圧で破壊することが確認された。それに対して、図７に示す本発明品は図１の第１実施例にかかる半導体装置１００であり、４０ｋＶを超えても破壊しないことが確認された。図示省略するが図３の第２実施例にかかる半導体装置２００の場合も図７に示す本発明品と同じ結果が得られた。これらの結果から分かるように、本発明品は、大幅にサージ耐量が改善されていることがわかる。このサージ耐量試験は、図９に示す点火プラグ５０７の間隔Ｊを種々変更してサージ電圧を変えることで行う。サージ耐量とは、点火プラグで発生する電圧のことである。
（実施例３）
次に、実施例３にかかる半導体装置の製造方法について、第１実施例にかかる半導体装置１００を作製（製造）する場合を例に説明する。図８は、この発明の第３実施例にかかる半導体装置１００の製造途中の状態を示す断面図である。図８（ａ）〜図８（ｄ）には、製造工程順に示した要部断面図を示す。ここで示した工程は、ｐ型ガードリング領域６および保護用ダイオード１０を形成する工程である。また、説明を簡略化するため、図８では、ｐ型ガードリング領域６の幅は各ガードリングそれぞれで等しくし、またｐ型ガードリング領域６の間隔も各ガードリング間それぞれで等しく図示した模式的な図としている。
まず、図８（ａ）の工程において、半導体基板１上にレジスト膜を形成する。次に、フォトリソグラフィーおよびエッチングにより、半導体基板１上を被覆するレジスト膜をパターニングして、ｐ型ガードリング領域６の形成領域に対応する部分が開口するイオン注入用のレジストマスク２５を形成する。このとき、レジストマスク２５にサイドエッチが生じた場合には、フォトリソグラフィーで用いるレチクルなどのフォトマスク（設計値）のガードリングパターンよりも幅の広いガードリングパターンが形成される（点線で示す）。
なお、図示しないが、イオン注入用マスクとして酸化膜マスクを用いてｐ型ガードリング領域６を形成する場合は、まず、半導体基板１上に酸化膜を形成し、この酸化膜上にレジスト膜を形成する。次に、フォトリソグラフィーおよびエッチングによりレジスト膜をパターニングし、酸化膜のエッチング用レジストマスクを形成する。そして、このエッチング用レジストマスクを用いて酸化膜をエッチングして酸化膜マスクを形成すればよい。
次に、図８（ｂ）の工程において、レジストマスク２５をマスクとして例えばボロン（Ｂ）などのｐ型不純物２６をイオン注入した後、熱処理することで、半導体基板１の、レジストマスク２５の開口部に露出する部分にｐ型ガードリング領域６を形成する。このとき、レジストマスク２５にサイドエッチが生じた場合には、半導体基板１に形成されたｐ型ガードリング領域６の幅はサイドエッチによるレジストマスク２５のサイドエッチ量分広くなる。このため、ｐ型ガードリング領域６間の間隔は、レジストマスク２５にサイドエッチがない場合に比べて狭くなる（点線で示す）。
次に、図８（ｃ）の工程において、ｐ型ガードリング領域６を形成した半導体基板１上にフィールド酸化膜９を形成する。次に、このフィールド酸化膜９上に、例えば、低不純物濃度のリン（Ｐ）などのｎ型不純物をドープしたポリシリコン膜（ｎ-型層）２８を形成する。次に、図示しないが、保護用ダイオード１０の形成箇所にポリシリコン膜２８を残して、保護用ダイオード１０の形成箇所以外の箇所のポリシリコン膜２８をエッチングで除去する。図８（ｃ）には、ｐ型ガードリング領域６を形成するためのイオン注入用マスクにサイドエッチがなかった場合の状態を示す（図８（ｄ）においても同様）。
次に、図８（ｄ）の工程において、ｐ+型層１９の形成領域に対応する部分が開口した図示しないイオン注入用マスクを用いて、ポリシリコン膜２８に高ドーズ量の例えばボロンなどのｐ型不純物をイオン注入する。次に、ｎ+型層２２の形成領域に対応する部分が開口し図示しない別のイオン注入用マスクを用いて、保護用ダイオード１０とゲート配線およびストッパ電極とのコンタクト部に高ドーズ量の例えばリンなどのｎ型不純物をイオン注入する。ポリシリコン膜２８のイオン注入用マスクによって覆われていた部分は、ｎ-型層２０として残る。
その後、不純物がドープされたポリシリコン膜２８が形成された半導体基板１を一括して熱処理する。これにより、活性領域２１側からチップ外周側に向かう方向にｐ+型層１９とｎ-型層２０とが交互に繰り返し配置されてなる直列ｐｎツェナーダイオード１８を構成する。これによって、例えば、不純物濃度がともに１０19／ｃｍ3以上のｐ+型層１９とｎ-型層２０とが多数形成された直列ｐｎツェナーダイオード１８を有する保護用ダイオード１０が完成する。このとき、保護用ダイオード１０の両端のコンタクト部となるｎ+型層２２もオーミック性を確保するために、直列ｐｎツェナーダイオード１８を形成する際のイオン注入工程中に形成して高不純物濃度にする。また、実施例２のようにｐ+型層１９、ｎ-型層２０およびｎ+型層２２からなる保護用ダイオード１０を形成する場合には、保護用ダイオード１０の両端のコンタクト部となるｎ+型層２２を、保護用ダイオード１０を構成するｎ+型層２２と同時に形成すればよい。
また、高耐圧化を図るためにｎ-型層２０を、活性領域２１側からチップ外周側に向かう方向にｎ-型層／ｎ+型層／ｎ-型層の３層を並列に配置した３層構造で形成してもよい。この場合は、ポリシリコン膜２８は低濃度のリンが拡散されたｎ-型層にイオン注入にて、選択的に高不純物濃度のｎ+型層を形成してｎ-型層／ｎ+型層／ｎ-型層の３層構造のｎ-型層２０を形成する。そして、この３層構造のｎ-型層２０の両端のｎ-型層に接するように高濃度のｐ+型層１９を形成すればよい。また、３層構造のｎ-型層２０のうちの高不純物濃度のｎ+型層を形成するときに、保護用ダイオード１０の両端のコンタクト部の高濃度ｎ型層となるｎ+型層２２も同時に形成すればよい。このようにして形成された直列ｐｎツェナーダイオード１８は、ｐ+型層／ｎ-型層／ｎ+型層／ｎ-型層が並列に配置された４層構造となり、この直列ｐｎツェナーダイオード１８が繰り返されて保護用ダイオード１０が形成される。ｐ+型層／ｎ-型層／ｎ+型層／ｎ-型層からなる直列ｐｎツェナーダイオード１８のｐ+型層／ｎ-型層間の接合はツェナー接合ではなく，通常のｐｎ接合となる。
上述した図８（ａ）の工程において、エッチングによりレジストマスク２５にサイドエッチが発生した場合、上述したようにｐ型ガードリング領域６を形成するために例えばボロンを打ち込むレジストマスク２５の開口部が設計値より広がる。また、レジストマスク２５に代えて酸化膜マスクをイオン注入用マスクにする場合、サイドエッチによる酸化膜マスクの除去量（サイドエッチ量）には、酸化膜マスクのエッチング用レジストマスクのサイドエッチ量が加わる。
レジストマスク２５にサイドエッチが発生すると、図８（ｂ）の工程において、ｐ型ガードリング領域６の幅が設計値に対して広がり、ｐ型ガードリング領域６間の間隔は狭くなる。そのため、ｐ型ガードリング領域６の最外周のガードリング６ｅの電位が設計値に対して低下する。その電位低下は７Ｖ以上５０Ｖ以下であり、レジストマスク２５のサイドエッチ量により決定される。レジストマスク２５のサイドエッチ量が少ない場合には、一つの直列ｐｎツェナーダイオード１８に相当する７Ｖの電位低下が生じ、レジストマスク２５のサイドエッチ量が３μｍ程度になる場合には５０Ｖの電位低下が生じる。例えば、レジストマスク２５のサイドエッチ量が２．５μｍ程度の場合には、電位低下は４０Ｖ程度になる。
なお、実施例２にかかる半導体装置２００の保護用ダイオード１０を形成するには、図８（ｃ），８（ｄ）の工程において、以下のように保護用ダイオード１０を形成すればよい。第１ガードリング領域３１の最外周のガードリング３１ｅと、ガードリング３１ｅの内側に隣り合うガードリング３１ｄとに挟まれた箇所に着目する。この箇所の直上に配置される保護用ダイオード１０を構成する直列ｐｎツェナーダイオード１８のうち、７Ｖ以上５０Ｖ以下に相当する個数（１個から７個程度）の直列ｐｎツェナーダイオード１８を、ｐ+型層１９またはｎ-型層２０に代えればよい。この一連の工程により、製造後の第１ガードリング領域３１の最外周のガードリング３１ｅの電位に、直上に配置される保護用ダイオード１０の電位を近づけることができる。その結果、前記したように第１ガードリング領域３１の最外周のガードリング３１ｅの電界集中を緩和することができる。
以上、説明したように、実施の形態１によれば、保護用ダイオード下（フィールド酸化膜を挟んで保護用ダイオードの半導体基板側）にガードリングを有する半導体装置において、表面保護膜としてポリイミド膜を被覆することで、抵抗性ＳｉＮ膜を用いずに表面保護膜を構成することができる。このため、表面保護膜にクラックが発生したり、信頼性が低下したり、電気的特性に悪影響が及ぶことを防止することができる。また、実施の形態１によれば、保護用ダイオード下にガードリングを設けることで、サージ電圧印加時に保護用ダイオード下の最外周のガードリングでの電界集中を緩和することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構成について説明する。図１２Ａは、実施の形態２にかかる半導体装置の要部を拡大して示す平面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、区分Ａの第１ガードリング領域３１の幅Ｗ１をほぼ一定に保ちながら区分Ｃ，Ｂの第３，２ガードリング領域３３，３２に連続させている点である。すなわち、実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置においてガードリングの電位を固定するために第３ガードリング領域３３に設けていた広い面積の矩形状領域（電位固定部分）を省略した構成である。
第１ガードリング領域３１の幅Ｗ１（Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃ，Ｗ１ｄ，Ｗ１ｅ）は、第２ガードリング領域３２の幅Ｗ２（Ｗ２ａ，Ｗ２ｂ，Ｗ２ｃ，Ｗ２ｄ，Ｗ２ｅ）および第３ガードリング領域３３の幅Ｗ３（Ｗ３ａ，Ｗ３ｂ，Ｗ３ｃ，Ｗ３ｄ，Ｗ３ｅ）と同じとなっている。また、第１ガードリング領域３１の間隔Ｔ１（Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃ，Ｔ１ｄ）は、第２ガードリング領域３２の間隔Ｔ２（Ｔ２ａ，Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｄ）および第３ガードリング領域３３の間隔Ｔ３（Ｔ３ａ，Ｔ３ｂ，Ｔ３ｃ，Ｔ３ｄ）と同じとなっている。すなわち、各ガードリングは、区分Ａ〜Ｃにおいて、Ｗ１ａ＝Ｗ２ａ＝Ｗ３ａ、Ｗ１ｂ＝Ｗ２ｂ＝Ｗ３ｂ、Ｗ１ｃ＝Ｗ２ｃ＝Ｗ３ｃ、Ｗ１ｄ＝Ｗ２ｄ＝Ｗ３ｄ、Ｗ１ｅ＝Ｗ２ｅ＝Ｗ３ｅを満たし、かつＴ１ａ＝Ｔ２ａ＝Ｔ３ａ、Ｔ１ｂ＝Ｔ２ｂ＝Ｔ３ｂ、Ｔ１ｃ＝Ｔ２ｃ＝Ｔ３ｃ、Ｔ１ｄ＝Ｔ２ｄ＝Ｔ３ｄを満たすように配置される。
第１〜３ガードリング領域３１〜３３の幅Ｗ１，Ｗ２，Ｗ３は、それぞれｎ型ストッパ領域１６（コレクタ電位が反映される領域）側に配置されるほど狭くなっている。一方、第１〜３ガードリング領域３１〜３３の間隔Ｔ１，Ｔ２、Ｔ３は、それぞれｎ型ストッパ領域１６側に位置するほど広くなっている。すなわち、区分Ａの第１ガードリング領域３１の各ガードリング３１ａ〜３１ｅは、Ｗ１ａ＞Ｗ１ｂ＞Ｗ１ｃ＞Ｗ１ｄ＞Ｗ１ｅを満たし、かつＴ１ａ＜Ｔ１ｂ＜Ｔ１ｃ＜Ｔ１ｄを満たすように配置される。区分Ｂの第２ガードリング領域３２の各ガードリング３２ａ〜３２ｅは、Ｗ２ａ＞Ｗ２ｂ＞Ｗ２ｃ＞Ｗ２ｄ＞Ｗ２ｅを満たし、かつＴ２ａ＜Ｔ２ｂ＜Ｔ２ｃ＜Ｔ２ｄを満たすように配置される。区分Ｃの第３ガードリング領域３３の各ガードリング３３ａ〜３３ｅは、Ｗ３ａ＞Ｗ３ｂ＞Ｗ３ｃ＞Ｗ３ｄ＞Ｗ３ｅを満たし、かつＴ３ａ＜Ｔ３ｂ＜Ｔ３ｃ＜Ｔ３ｄを満たすように配置される。
このように、第１〜３ガードリング領域３１〜３３の幅Ｗ１，Ｗ２，Ｗ３がほぼ一定であり、かつ第１〜３ガードリング領域３１〜３３の間隔Ｔ１，Ｔ２、Ｔ３がほぼ一定となっている。これにより、第２ガードリング領域３２の最外周のガードリング３２ｅとｎ型ストッパ領域１６との距離が、実施の形態１よりも広くなっている。
次に、区分Ａと区分Ｃとの境界付近の第１，３ガードリング領域３１，３３の構成について説明する。図１２Ｂは、図１２Ａの破線枠部分を拡大して示す説明図である。図１２Ｃ，１２Ｄは、図１２Ａの破線枠部分の別の一例を拡大して示す説明図である。図１２Ｂ〜１２Ｄには、図１２Ａの破線枠部分を拡大した平面図を右側に示し、平面図のＸ−Ｘ’線に沿った断面図を左側に示す。図１２Ｂ〜１２ＤのＸ−Ｘ’線における断面構造は、実施の形態１と同様である（図１３（ａ），１３（ｂ）参照）。
図１２Ｂの構成は、保護用ダイオード１０と、第３ガードリング領域３３の各ガードリング３３ａ〜３３ｅ上のポリシリコンフィールドプレート１０ａとが区分Ａと区分Ｂの間（すなわち区分Ｃ）でつながっている。このような構成にすることで、実施の形態１と同様に外部電荷に対して等電位面が影響を受けにくくすることができる。
図１２Ｃに示す構成が図１２Ｂに示す構成と異なる点は、次の２点である。１つ目の相違点は、保護用ダイオード１０のポリシリコンと、第３ガードリング領域３３の各ガードリング３３ａ〜３３ｅ上のポリシリコンフィールドプレート１０ａとを、切り離して、これらが離間する離間部分１０ｂを有する点である。２つ目の相違点は、保護用ダイオード１０のポリシリコンとガードリング３３ａ〜３３ｅ上のポリシリコンフィールドプレート１０ａとが櫛歯状に配置されている点である。このような構成とすることで、実施の形態１と同様に、保護用ダイオード１０の電位と、ガードリング３３ａ〜３３ｅ上のポリシリコンフィールドプレート１０ａの電位とが互いに独立となり、影響を受けにくくなる。
図１２Ｄに示す構成が図１２Ｃに示す構成と異なる点は、保護用ダイオード１０のポリシリコンとポリシリコンフィールドプレート１０ａとの離間部分１０ｂを、チップの内周側から外周側に向かって直線的に配置した点である。これにより、電位が直線的に変化しやすくなるが、実施の形態１と同様に、保護用ダイオード１０のポリシリコンとポリシリコンフィールドプレート１０ａとの離間部分１０ｂの離間距離を１０μｍ以下、好ましくは２μｍ以下とすれば外部電荷の影響を受けにくくなるほか、平面レイアウトの設計が容易となる。
次に、ツェナーダイオード（保護用ダイオード１０）を終端構造領域１００ａ上に形成することによる、等電位線密度（電界強度）の緩和効果について、図１４，１５を用いて説明する。図１４は、保護用ダイオード１０を設けない場合であって区分Ｂのみを活性領域側からチップ外周側に向かって２次元的にモデル化した構造においてゲートがオフ状態のＩＧＢＴの順バイアスを印加時の静電ポテンシャル分布をデバイス・シミュレーションした結果を示す断面図である。図１５は、区分Ａのみを活性領域側からチップ外周側に向かって２次元的にモデル化した構造において、ガードリングを無くした終端構造領域の直上に保護用ダイオード１０を設けた場合の、ゲートがオフ状態のＩＧＢＴの順バイアス印加時の静電ポテンシャル分布をデバイス・シミュレーションした結果を示す断面図である。図１４、１５では、保護用ダイオード１０を簡略化して図示し、かつ簡単のためにｐ型ガードリング領域を省略して計算している。デバイス・シミュレーションの結果、図１４に示す半導体装置の終端構造領域の耐圧（定格電圧）は３２４Ｖであり、図１５に示す半導体装置の終端構造領域の耐圧（定格電圧）は５６０Ｖである。
図１４に示す結果より、保護用ダイオード１０を設けない場合、ｐ型ベース領域端部５ａで等電位線の密度が高くなり、電界が集中している。その結果、アバランシェ降伏が生じる。深さ方向のみで、ｐ型ベース領域５とｎ型ドリフト領域４との構成で得られる１次元的な耐圧は、６００Ｖであるので、ｐ型ベース領域端部５ａへの電界集中により、耐圧が低下していることがわかる
一方、図１５に示す結果より、区分Ａの第１ガードリング領域３１に相当する部分の直上に保護用ダイオード１０を設けた場合、直列ｐｎツェナーダイオードが形成された領域まで十分に静電ポテンシャルが広がり、電界が緩和できていることが確認された。その結果、この区分Ｃのみでデバイスを形成した場合の終端構造領域の耐圧は５６０Ｖ以上となることが確認された。これは、保護用ダイオード１０を構成する直列ｐｎツェナーダイオード１８が、電位０Ｖの活性領域２１側から、印加電圧に相当する電位であるチップ外周側に向かう方向の距離に対して、線形的に電位が増加するためである。単純に、保護用ダイオード１０のカソード−アノード電極間に電圧を印加したときの耐圧は、６８０Ｖである。この保護用ダイオード１０を、ＩＧＢＴの終端構造領域上部に、図２Ａの長さＬにわたって形成すると、この長さＬの分だけ、等電位線は線形的に（均等に）分布する。つまり、図１５のように、ＩＧＢＴの終端構造領域の上部に保護用ダイオード１０（直列ｐｎツェナーダイオード１８）を形成すれば、保護用ダイオード１０によって等電位線は強制的に長さＬにわたって均等に分布されるので、半導体基板内の等電位線もそれに引き寄せられる。これにより、図１４においてｐ型ベース領域端部５ａに集中した電界は、緩和される。その結果、耐圧が５６０Ｖにまで増加したのである。
実際には、ＩＧＢＴの終端構造領域１００ａには、図１，２Ａのようにガードリングを形成するので、さらに電界を緩和することができる。特に、最外周のガードリングを、保護用ダイオード１０よりも内周側に形成すれば、直列ｐｎツェナーダイオード１８の効果により、最外周ガードリングの外側に向かって電位を引っ張ることができる。これにより、最外周含めた各ガードリング外周側に集中する電界が緩和できるので、好ましい。
次に、本発明にかかる半導体装置の耐電荷性について説明する。図１６は、本発明にかかる半導体装置の耐電荷性を示す図である。図１６に示す従来品は図１０の従来の半導体装置５００であり、初期耐圧６００Ｖにおいて、耐電荷性ｆは±１．０×１０12／ｃｍ2であることが確認された。それに対して、図１６に示す本発明品は図１の第１実施例にかかる半導体装置１００であり、初期耐圧６２０Ｖにおいて、耐電荷性は±１．５×１０12／ｃｍ2であることが確認された。また、図２Ｃのように、区分Ａと区分Ｃとの境界において、保護用ダイオード１０のポリシリコンと第３ガードリング領域３３の各ガードリング３３ａ〜３３ｅ上のポリシリコンとを櫛歯状に配置することで、初期耐圧を２０Ｖ改善（向上）させることができ、耐電荷性ｆを±１．５×１０12／ｃｍ2とすることができることが発明者らによって確認されている（図示省略）。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や表面濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、外来から印加されるサージ電圧やスイッチング時に素子自体から発生する電磁ノイズなどのサージ電圧からパワー半導体素子を保護する保護用ダイオードをパワー半導体素子と同一半導体基板に形成した半導体装置に有用である。
１ 半導体基板
２ ｐ型コレクタ領域
２ａ コレクタ電極
３ ｎ型バッファ領域
４ ｎ型ドリフト領域
４ａ ｎ-型領域
５ ｐ型ベース領域
５ａ ｐ型ベース領域端部
６，６ｅ ｐ型ガードリング領域
７ ｎ型エミッタ領域
８ エミッタ電極
９ フィールド酸化膜
１０，６０ 保護用ダイオード
１０ａ 第３ガードリング領域上のポリシリコンフィールドプレート
１０ｂ 保護用ダイオードのポリシリコンと、第３ガードリング領域上のポリシリコンフィールドプレートとの離間部分
１１ ストッパ電極
１２ ゲートパッド電極
１３ ゲート配線
１３ａ ゲート配線の内周端
１４ ＢＰＳＧ膜
１５ ポリイミド膜
１６ ｎ型ストッパ領域
１７ スクライブ領域
１８ 直列ｐｎツェナーダイオード
１９ 直列ｐｎツェナーダイオードを構成するｐ+型層
１９ａ 直列ｐｎツェナーダイオードを構成するｐ+型層の長手方向の端部
２０ 直列ｐｎツェナーダイオードを構成するｎ-型層
２０ａ 直列ｐｎツェナーダイオードを構成するｎ-型層の長手方向の端部
２１ 活性領域
２２ ｎ+型層（高濃度ｎ型層）
２３ 等電位線
２５ レジストマスク
２６ ｐ型不純物（例えばボロン）
２８ ポリシリコン膜
２８ａ ポリシリコン膜の内周端
３０ 半導体チップ
３１（３１ａ〜３１ｅ） 第１ガードリング領域
３２（３２ａ〜３２ｅ） 第２ガードリング領域
３３（３３ａ〜３３ｅ） 第３ガードリング領域
４０ ＩＧＢＴ
５２ ｐ型コレクタ領域
５３ ｎ型バッファ領域
５９ 酸化膜
１００，２００，５００ 半導体装置
１００ａ 終端構造領域
６００ 内燃機関用点火装置
９００ 区分Ｂと区分Ｃとの境界（補助線）
Ｗ１（Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃ，Ｗ１ｄ，Ｗ１ｅ） 第１ガードリング領域の幅
Ｗ２（Ｗ２ａ，Ｗ２ｂ，Ｗ２ｃ，Ｗ２ｄ，Ｗ２ｅ） 第２ガードリング領域の幅
Ｗ３（Ｗ３ａ，Ｗ３ｂ，Ｗ３ｃ，Ｗ３ｄ，Ｗ３ｅ） 第３ガードリング領域の幅
Ｐ 第２ガードリング領域が形成される箇所の幅
Ｔ１（Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃ，Ｔ１ｄ） 第１ガードリング領域の間隔
Ｔ２（Ｔ２ａ，Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｄ） 第２ガードリング領域の間隔
Ｔ３（Ｔ３ａ，Ｔ３ｂ，Ｔ３ｃ，Ｔ３ｄ） 第３ガードリング領域の間隔
Ｌ 保護用ダイオードの高電位側端部と低電位側端部との間の距離（長さ）
Ｒ 第１ガードリング領域と第２ガードリング領域との間の中間領域

Claims (20)

  1. 第１導電型の半導体基板上に設けられた、主電流を流す活性領域および前記活性領域を取り囲む終端構造領域を有する半導体素子と、
    前記終端構造領域上に絶縁膜を介して設けられた保護用ダイオードと、
    前記終端構造領域において、前記半導体基板の、前記絶縁膜が接する側の表面層に選択的に設けられ、前記活性領域を取り囲む第２導電型の１つ以上の拡散層と、
    前記終端構造領域を覆う表面保護膜と、
    備え、
    前記保護用ダイオードは、前記活性領域側から外側へ向かう方向に第１導電型半導体層と第２導電型半導体層とが交互に隣接してなる複数のダイオードにより形成され、
    前記保護用ダイオードの一端は、前記半導体素子の外周側に設けられた高電位電極に電気的に接続され、かつ最外周の前記拡散層の外周端よりも外側に位置し、
    前記保護用ダイオードの他端は、前記活性領域側に設けられた前記半導体素子のゲート配線に電気的に接続され、
    前記終端構造領域は、
    前記保護用ダイオードを配置した第１区分と、
    前記第１区分よりも幅の狭い第２区分と、
    前記第２区分から前記第１区分に向かって広くなるように遷移した幅を有し、前記第１区分と前記第２区分とを連結する第３区分と、に分割されており、
    前記拡散層は、前記第１区分に配置され深さ方向に前記保護用ダイオードに対向する第１部分と、前記第２区分に配置され前記第１部分よりも前記半導体基板の外周側に位置する第２部分と、を前記第３区分に配置された第３部分によって接続した環状の平面形状を有し、
    前記第２区分の表面積に対する前記第２部分の表面積は、前記第１区分の表面積に対する前記第１部分の表面積よりも広いことを特徴とする半導体装置。
  2. 前記拡散層の、前記保護用ダイオードに対向する部分と、残余に配置された部分とは互いに連結していることを特徴とする請求項１に記載の半導体装置。
  3. 前記拡散層の、前記保護用ダイオードに対向する部分と残余に配置された部分とを連結する部分は、湾曲した平面形状を有することを特徴とする請求項２に記載の半導体装置。
  4. 前記拡散層の、前記保護用ダイオードに対向する部分における幅は、前記拡散層の、残余に配置された部分における幅よりも広いことを特徴とする請求項１に記載の半導体装置。
  5. 前記拡散層は、前記活性領域側から外側に向かう方向に所定の間隔をあけて２つ以上設けられており、
    前記拡散層の、前記保護用ダイオードに対向する部分における隣り合う当該拡散層の間隔は、前記拡散層の、残余に配置された部分における隣り合う当該拡散層の間隔よりも広いことを特徴とする請求項１に記載の半導体装置。
  6. 前記拡散層は、前記活性領域側から外側に向かう方向に所定の間隔をあけて２つ以上設けられており、
    前記半導体基板の、隣り合う前記拡散層に挟まれた部分の表面上には、前記絶縁膜を介して、前記第１導電型半導体層および前記第２導電型半導体層のいずれか１層が配置されていることを特徴とする請求項１に記載の半導体装置。
  7. 前記ダイオードはツェナーダイオードであることを特徴とする請求項１に記載の半導体装置。
  8. 前記保護用ダイオードはポリシリコンで形成されていることを特徴とする請求項１に記載の半導体装置。
  9. 前記表面保護膜はポリイミド系樹脂で形成されていることを特徴とする請求項１に記載の半導体装置。
  10. 前記半導体素子は、絶縁ゲート型バイポーラトランジスタまたは絶縁ゲート型電界効果トランジスタであることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  11. 前記第３部分は、前記半導体基板の外周側に凸状に湾曲した平面形状を有することを特徴とする請求項１に記載の半導体装置。
  12. 前記第３部分の表面上に前記絶縁膜を介して設けられたポリシリコンフィールドプレートをさらに備えることを特徴とする請求項１に記載の半導体装置。
  13. 前記拡散層の幅は、前記半導体基板の外周側に向かって狭くなっており、
    前記拡散層の間隔は、前記半導体基板の外周側に向かって広くなっていることを特徴とする請求項１に記載の半導体装置。
  14. 前記保護用ダイオードと前記ポリシリコンフィールドプレートとがつながっていることを特徴とする請求項１２に記載の半導体装置。
  15. 前記保護用ダイオードは、前記ポリシリコンフィールドプレートと対向する部分に櫛歯状の平面形状を有し、
    前記ポリシリコンフィールドプレートは、前記保護用ダイオードの櫛歯状の凹凸にかみ合うような櫛歯状の平面形状を有し、かつ前記保護用ダイオードと離して配置されていることを特徴とする請求項１２に記載の半導体装置。
  16. 前記保護用ダイオードと前記ポリシリコンフィールドプレートとが離して配置されており、
    前記保護用ダイオードと前記ポリシリコンフィールドプレートとの間の領域は、前記半導体基板の内周側から外周側に向かう直線状の平面形状を有することを特徴とする請求項１２に記載の半導体装置。
  17. 前記保護用ダイオードのうち、最外周の前記第１部分と当該第１部分の内側に隣り合う前記第１部分とに挟まれた部分の表面上の部分には、１つの前記第１導電型半導体層または１つの前記第２導電型半導体層が配置されていることを特徴とする請求項１に記載の半導体装置。
  18. 前記第３部分の前記第２区分側の曲率は、前記第３部分の前記第１区分側の曲率よりも小さいことを特徴とする請求項１１に記載の半導体装置。
  19. 前記第３部分は、
    前記半導体基板の外周側に凸状に湾曲した平面形状を有する第１領域と、
    前記第１領域よりも第１区分側に配置され、前記第１領域よりもさらに前記半導体基板の外周側に突出して面積が広くなる矩形状の第２領域と、を有することを特徴とする請求項１に記載の半導体装置。
  20. 前記第１部分、前記第２部分および前記第３部分の幅が等しいことを特徴とする請求項１に記載の半導体装置。
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