JP6828472B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、耐圧構造として抵抗膜および導電性フィールドプレートが知られている（例えば、特許文献１および２参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特許第３１１７０２３号公報
［特許文献２］ 特許第２７１２０９８号公報
ベース領域とストッパー領域とを電気的に接続する抵抗膜には、ベース領域とストッパー領域との電位差に応じて電位勾配が形成される。当該電位勾配に応じて、抵抗膜に電界が形成され得る。抵抗膜の電界に起因して抵抗膜下に位置する半導体基板にアバランシェが生じないように、電位勾配の変化を調整することが望ましい。
本発明の第１の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、絶縁膜と、抵抗膜とを備えてよい。半導体基板は、エッジ終端部と、活性部とを有してよい。エッジ終端部は、外縁領域を含んでよい。外縁領域は、半導体基板の表面の端部において予め定められた深さ範囲に設けられてよい。外縁領域は、不純物領域であってよい。活性部は、ウェル領域を含んでよい。ウェル領域は、半導体基板の表面の外縁領域よりも内側において予め定められた深さ範囲に設けられてよい。ウェル領域は、半導体基板のドリフト領域とは異なる導電型の不純物領域であってよい。絶縁膜は、半導体基板の表面上において、少なくとも外縁領域とウェル領域との間に設けられてよい。絶縁膜は、テーパー部を有してよい。絶縁膜のテーパー部のテーパー角は６０度以下であってよい。抵抗膜は、絶縁膜上に設けられてよい。抵抗膜は、外縁領域とウェル領域とに電気的に接続してよい。
半導体基板の表面上における絶縁膜の厚みは、０．５μｍ以上であってよい。
テーパー部の上端および下端は、半導体基板の表面と平行な方向において、活性部のウェル領域の外側端部と外縁領域の内側端部との間隔の四分の一以上、ウェル領域の外側端部から離間していてよい。
テーパー部の上端は、半導体基板の表面と平行な方向において、活性部のウェル領域の外側端部と外縁領域の内側端部との中間位置よりも外縁領域に近接してよい。
また、テーパー部の下端は、半導体基板の表面と平行な方向において、活性部のウェル領域の外側端部と外縁領域の内側端部との中間位置よりも外縁領域に近接してよい。
絶縁膜は、第１絶縁膜と第２絶縁膜とを有してよい。第１絶縁膜は、テーパー部を有してよい。第２絶縁膜は、第１絶縁膜と半導体基板の表面との間に位置してよい。
絶縁膜の内側端部はウェル領域の外側端部よりも内側方向に延在し、かつ、絶縁膜の外側端部は外縁領域の内側端部よりも外側方向に延在してよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施形態に係る半導体装置１００の概要を示す図である。 （ａ）は、図１におけるＡ−Ａ'断面を示す図である。（ｂ）は、抵抗膜４０における電位Ｖおよび電界Ｅの概要を示す図である。 （ａ）から（ｃ）は、エッジ終端部９０における絶縁膜３０の拡大図である。 半導体装置１００におけるテーパー角θと耐圧との関係を示す図である。 第２実施形態に係るＡ−Ａ'断面を示す図である。 第３実施形態に係るＡ−Ａ'断面を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、第１実施形態に係る半導体装置１００の上面の概要を示す図である。本例の半導体装置１００は、活性部８０とエッジ終端部９０とを含む半導体基板１０を備える。半導体基板１０は半導体チップと読み替えてもよい。本例の半導体基板１０は、シリコン基板である。
活性部８０は、半導体装置１００をオン状態に制御した場合に電流が流れる領域であってよい。活性部８０は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）およびＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタならびにＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）等のダイオードを含んでよい。
本例の活性部８０は、ＩＧＢＴを有する。ただし、活性部８０は、ＭＯＳＦＥＴまたはＦＷＤであってもよい。また、活性部８０は、ＩＧＢＴとＦＷＤとを一体形成したＲＣ‐ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ‐ＩＧＢＴ）であってもよい。また、活性部８０は、ＭＯＳＦＥＴとＦＷＤとを有してもよく、ＩＧＢＴとＭＯＳＦＥＴとＦＷＤとを有してもよい。
エッジ終端部９０は、上面視において矩形形状である活性部８０の四辺を囲んで設けられてよい。エッジ終端部９０は、半導体基板１０の上面近傍の電界集中を緩和する機能を有してよい。エッジ終端部９０は、ガードリング、フィールドプレート、リサーフ、チャネルストッパーおよびこれらを組み合わせた構造の一以上を有してよい。
上面視において、本例の半導体基板１０は、Ｘ軸およびＹ軸に平行な四辺を有する。Ｘ軸およびＹ軸は、互いに直交する軸である。なお、Ｘ軸方向およびＹ軸方向は、半導体基板１０の表面と平行な方向でもある。また、Ｘ軸およびＹ軸と直交する軸をＺ軸とする。Ｘ軸方向、Ｙ軸方向およびＺ軸方向は、いわゆる右手系を成す。
本明細書においては、Ｚ軸の正方向を上と称し、Ｚ軸の負方向を下と称する場合がある。また、Ｚ軸の負方向を半導体基板１０の深さ方向と称する場合がある。上および下は、基板、領域、層および膜等の相対的な位置関係を特定する便宜的な表現に過ぎない。例えば、Ｚ軸方向は、必ずしも重力方向または地面に垂直な方向を意味しない。
図２の（ａ）は、図１におけるＡ−Ａ'断面を示す図である。Ａ−Ａ'断面は、エッジ終端部９０を横切るＸＺ平面に平行な断面である。半導体基板１０は、Ｚ軸の正方向の端部に表（おもて）面１２を有し、Ｚ軸の負方向の端部に裏面１４を有する。本例の半導体基板１０は、第１導電型の半導体基板の表面側に、第２導電型のウェル領域２０を少なくとも形成したものである。具体的には、半導体基板１０は、表面１２に露出するＮ型のドリフト領域１６、Ｐ型のウェル領域２０およびＮ型の外縁領域５０と、裏面１４に露出するＮ＋型のコレクタ領域１８とを有する。本例のウェル領域２０は、第２導電型領域の例であって、半導体基板１０のドリフト領域１６とは異なる導電型の不純物領域である。本例のドリフト領域１６およびウェル領域２０は、表面１２から所定の深さまで各々設けられる。なお、ドリフト領域１６の深さ位置とウェル領域２０の深さ位置とは、異なっていてよい。
なお、本例において、第１導電型はＮ型であり第２導電型はＰ型であるが、他の例においては、第１導電型がＰ型であり第２導電型がＮ型であってもよい。ＮまたはＰは、それぞれ電子または正孔が多数キャリアであることを意味する。ＮまたはＰの右に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
本例の活性部８０は、Ｐ型の不純物領域であるウェル領域２０を含む。ウェル領域２０は、表面１２の予め定められた深さ範囲に設けられる。ウェル領域２０は、エッジ終端部９０に設けられる外縁領域５０よりも内側に設けられる。本例においては、ウェル領域２０の外側端部２２が、活性部８０とエッジ終端部９０との境界であるとする。
本例の活性部８０はＩＧＢＴを有するので、ウェル領域２０はＩＧＢＴのＰ型ベース領域であってよい。ただし、他の例において、ウェル領域２０は、ＭＯＳＦＥＴのＰ型ベース領域であってよく、ＦＷＤのＰ型ボディ領域であってもよい。
本明細書においては、活性部８０からエッジ終端部９０に向かう方向を外側方向と称し、エッジ終端部９０から活性部８０に向かう方向を内側方向と称する。外側方向および内側方向は、Ｘ軸の負方向ならびにＹ軸の正および負方向においても同様に規定してよい。
本例のエッジ終端部９０は、チャネルストッパー領域として機能する外縁領域５０を含む。外縁領域５０は、ウェル領域２０から外側方向へ拡がる空乏層が半導体基板１０の外側方向の端部に達しないように、空乏層の拡張を止める機能を有してよい。外縁領域５０は、半導体基板１０のＸＹ平面における矩形の外周に設けられる。本例の外縁領域５０は、表面１２の端部において予め定められた深さ範囲に設けられる。外縁領域５０は、表面１２から数μｍの深さ範囲に設けられてよい。本例の外縁領域５０は、ドリフト領域１６よりも高いＮ型不純物濃度を有する不純物領域である。なお、他の例においては、外縁領域５０は、Ｐ＋型の不純物領域であってもよい。
外縁領域５０の外側端部５２は、半導体基板１０の外側端部と一致してよい。また、外縁領域５０の内側方向の端部を内側端部５４とする。本例において、外縁領域５０の外側端部５２から内側端部５４までの距離は、約２０μｍである。本例において、外縁領域５０とウェル領域２０とは、予め定められた距離だけ離間してよい。本例において、外縁領域５０の内側端部５４とウェル領域２０の外側端部２２との距離は、約２００μｍである。
本例の半導体装置１００は、絶縁膜３０と、抵抗膜４０と、表面電極６０と、裏面電極７０とをさらに備える。絶縁膜３０は、第１絶縁膜３２と、第２絶縁膜３４とを有する。本例において、第１絶縁膜３２は、テーパー部３６を有する。本例において、テーパー部３６のテーパー角θは、テーパー部３６の上端３７および下端３８を結ぶ直線と半導体基板１０の表面１２との成す角度である。第２絶縁膜３４は、第１絶縁膜３２のテーパー部３６の直下にテーパー部を有する。第２絶縁膜３４のテーパー部のテーパー角が、第１絶縁膜３２のテーパー部３６のテーパー角θに反映されてよい。第２絶縁膜３４は、第１絶縁膜３２よりも狭い範囲に設けられる。第２絶縁膜３４の内側端部は、第１絶縁膜３２のテーパー部３６の直下で終端してよい。本例の第２絶縁膜３４は、第１絶縁膜３２と半導体基板１０の表面１２との間に位置する。
絶縁膜３０は、抵抗膜４０よりも高い電気抵抗を有してよい。言い換えると、第２絶縁膜３４は、ウェル領域２０および外縁領域５０の間における導通経路とならなくてよい。第１絶縁膜３２および第２絶縁膜３４は、ともに酸化シリコン膜であってよい。本例において、第１絶縁膜３２は、二酸化シリコン（ＳｉＯ２）膜、ＰＳＧ膜、ＢＳＧ膜またはＢＰＳＧ膜であり、第２絶縁膜３４は、二酸化シリコン膜である。
絶縁膜３０は、表面１２上において、少なくとも外縁領域５０とウェル領域２０との間に連続して設けられてよい。本例において、第２絶縁膜３４の内側端部は、ウェル領域２０の外側端部２２の外側に位置し、第１絶縁膜３２の内側端部は、ウェル領域２０の外側端部２２よりも内側方向に延在する。また、本例において、第１絶縁膜３２および第２絶縁膜３４の外側端部は、Ｘ軸方向の位置が同じであり（即ち、面一であり）、外縁領域５０の内側端部５４よりも外側方向に延在する。本例では、絶縁膜３０の内側端部がウェル領域２０の外側端部２２よりも内側方向に延在し、かつ、絶縁膜３０の外側端部が外縁領域５０の内側端部５４よりも外側方向に延在するので、ウェル領域２０および外縁領域５０間の表面１２を絶縁膜３０により確実に絶縁することができる。
本例の絶縁膜３０は、テーパー部３６を有するので、従来の平坦な絶縁膜とは異なる。テーパー部３６を有することにより、絶縁膜３０は、第１絶縁膜３２のみの厚みを有する領域と、第１絶縁膜３２および第２絶縁膜３４の厚みを有する領域とを有する。
絶縁膜３０における厚みの違いは、ガードリングを形成する際に利用されてもよい。例えば、第１絶縁膜３２の厚みは貫通するが、第１絶縁膜３２および第２絶縁膜３４の厚みは貫通しないように、ガードリング形成に用いられるイオン種の注入エネルギーが調整される。なお、本例においてガードリングを形成することは必須の要件ではない。ガードリングを形成しない場合においても、ガードリングを形成する場合と同じ製造工程で絶縁膜３０を形成できることにメリットがある場合がある。例えば、ガードリングの有無に関わらず絶縁膜３０の製造工程を変えないことが、半導体装置１００の動作信頼性および部留まりの維持の観点から望ましい場合がある。
抵抗膜４０は、絶縁膜３０上に連続して設けられてよい。本例の抵抗膜４０は、テーパー部３６の内側に位置する第１絶縁膜３２の上部と、第１絶縁膜３２のテーパー部３６と、テーパー部３６の外側に位置する第１絶縁膜３２の上部との各々に直接接する。抵抗膜４０は、テーパー部３６のテーパー角θを反映するようにテーパー部３６上においてその延在する方向が変わるほど十分に薄くてよい。抵抗膜４０は、第１絶縁膜３２と略同等の厚みを有してよい。抵抗膜４０は、０．５μｍ以上１．５μｍ以下の厚みを有してよい。本例の抵抗膜４０は、０．８μｍの厚みを有する。
本例の抵抗膜４０の内側端部は、第１絶縁膜３２の内側端部とＸ軸方向の位置が同じである。また、本例の抵抗膜４０の外側端部は、第１絶縁膜３２および第２絶縁膜３４の外側端部とＸ軸方向の位置が同じである。
抵抗膜４０は、数ＭΩの抵抗を有する膜であってよい。なお、Ｍは１０の６乗を意味する国際単位系（ＳＩ）の接頭辞である。本例の抵抗膜４０は、窒化シリコン膜である。本例の窒化シリコン膜は、アモルファス膜であってよく、単結晶性膜または多結晶性膜であってもよい。なお、抵抗膜４０は、窒化シリコン膜に限定されず、数ＭΩの抵抗を有する他の材料からなる抵抗膜であってもよい。
活性部８０には表面電極６０が設けられる。活性部８０の表面電極６０は、ウェル領域２０のうち表面１２に露出する部分と、抵抗膜４０とに少なくとも直接接する。本例において、活性部８０の表面電極６０の外側端部６２は、ウェル領域２０の外側端部２２よりも内側方向に位置する。
表面電極６０は、エッジ終端部９０にも設けられる。エッジ終端部９０の表面電極６０は、外縁領域５０のうち表面１２に露出する部分と、抵抗膜４０とに少なくとも直接接する。本例において、エッジ終端部９０の表面電極６０の内側端部６４は、外縁領域５０の内側端部５４よりも内側方向に位置する。
活性部８０の表面電極６０とエッジ終端部９０の表面電極６０とは、抵抗膜４０上において不連続であってよい。本例において、活性部８０の表面電極６０の外側端部６２と、エッジ終端部９０の表面電極６０の内側端部６４との間には、表面電極６０が存在しない。それゆえ、ウェル領域２０と外縁領域５０とは、活性部８０の表面電極６０と、抵抗膜４０と、エッジ終端部９０の表面電極６０とを介して、互いに電気的に接続する。
活性部８０の表面電極６０は、外側端部６２から内側方向において同電位（例えば、接地電位）であるとみなしてよい。また、エッジ終端部９０における表面電極６０は、内側端部６４から外側端部５２までにおいて同電位（例えば、裏面電極７０と同電位）であるとみなしてよい。
活性部８０の表面電極６０とエッジ終端部９０の表面電極６０とは、同一のプロセスで同時に形成されてよい。表面電極６０は、アルミニウム膜またはアルミニウム‐シリコン合金膜であってよい。本例において、活性部８０の表面電極６０はエミッタ電極である。
本例の裏面電極７０は、数百Ｖから千数百Ｖの電圧が印加されるコレクタ電極である。エッジ終端部９０の表面電極６０は、半導体基板１０の外側端部を介して裏面電極７０と同じ電位を有し得る。これにより、活性部８０の表面電極６０の外側端部６２からエッジ終端部９０の表面電極６０の内側端部６４にかけて電位勾配が形成される。
図２の（ｂ）は、抵抗膜４０における電位Ｖおよび電界Ｅの概要を示す図である。横軸はＸ軸方向の長さ［μｍ］であり、縦軸の左側は電位Ｖであり、縦軸の右側は電界Ｅである。Ｘ軸方向のゼロ点は、活性部８０の表面電極６０の外側端部６２とする。また、Ｘ軸方向の右端は、エッジ終端部９０の表面電極６０の内側端部６４とする。なお、図２の（ｂ）においては、Ｘ軸を横軸にとって議論するが、Ｙ軸を横軸にとった場合にも同じ議論が成り立つ。
断面視において抵抗膜４０の外形を線状に近似する場合に、単位長さ当たりにおいて一定の抵抗値を抵抗膜４０は有してよい。それゆえ、活性部８０からエッジ終端部９０にかけて、抵抗膜４０の電位は一定の傾きで変化してよい。ただし、テーパー部３６上の抵抗膜４０は、Ｘ軸方向に加えてＺ軸方向にも延びる。それゆえ、Ｘ軸方向における電位Ｖの変化（傾き）は、テーパー部３６以外の領域と比べて、テーパー部３６において大きくなる。
このように、Ｘ軸方向における抵抗膜４０の電位Ｖの傾きはテーパー部３６において変化するので、抵抗膜４０の電界Ｅはテーパー部３６において不連続となる。本例において、抵抗膜４０の電界Ｅは、テーパー部３６において上に凸の矩形波形状を有する。それゆえ、テーパー部３６直下における半導体基板１０の表面１２の近傍においては、テーパー部３６以外の直下よりも電界Ｅが強くなる。このように、テーパー部３６直下において局所的に電界が集中し得る。
シリコン基板は、ドープされた不純物密度にも依るが、０．２５［ＭＶ／ｃｍ］から０．３［ＭＶ／ｃｍ］程度の絶縁破壊電界強度を有する。抵抗膜４０はエッジ終端部９０において空乏層を拡張させる機能を有するので有用であるが、抵抗膜４０の電界Ｅが半導体基板１０の絶縁破壊電界強度を超えると表面１２近傍にアバランシェ降伏が生じ得る。
アバランシェ降伏が生じると、半導体装置１００は当初の耐圧を維持することができない。このように、テーパー部３６の形状に起因して、半導体基板１０の耐圧が低下し得る。テーパー部３６のテーパー角が大きいほど、テーパー部３６直下の電界Ｅが強くなる。詳細は後述するが、本願の発明者は、絶縁膜３０のテーパー部３６のテーパー角は６０度以下である場合に、６０度よりも大きい場合に比べて、耐圧低下を抑制できることを見出した。
なお、一例において、テーパー部３６の上端３７および下端３８は、半導体基板１０の表面１２と平行な方向において、活性部８０のウェル領域２０の外側端部２２と外縁領域５０の内側端部５４との間隔の四分の一以上、ウェル領域２０の外側端部２２から離間している。詳細は後述するが、これにより、効果的に耐圧の低下を抑制することができる。
図３の（ａ）から（ｃ）は、エッジ終端部９０における絶縁膜３０の拡大図である。なお、図面を見易くすることを目的として、絶縁膜３０に付したハッチングを省略する。図３の（ａ）は、テーパー部３６が直線状の傾きを有する場合である。例えば、ドライエッチングによりテーパー部３６を形成する場合に、テーパー部３６は直線状の傾きを有する傾向がある。図３の（ａ）においては、テーパー部３６の上端３７と下端３８とを結ぶ直線と、半導体基板１０の表面１２との成す角度をテーパー部３６のテーパー角θとする。
なお、エッジ終端部９０において、表面１２は平坦であると見なしてよい場合がある。表面１２が平坦な場合、表面１２上に直接接して設けられる第２絶縁膜３４の上面も平坦であると見なしてよい。なお、本例において表面１２が平坦であるとは、後述の第１絶縁膜３２の厚みを考慮して、エッジ終端部９０における最大高さと最小高さとの差が０．２μｍ以下であるとする。この場合に、テーパー部３６のテーパー角θは、上端３７と下端３８とを結ぶ直線と、第２絶縁膜３４の上面との成す角度であると定義してもよい。
第１絶縁膜３２の厚みｈは、第一義的には半導体基板１０の表面１２上または第２絶縁膜３４上における第１絶縁膜３２の厚みであるが、下端３８の高さ位置と上端３７の高さ位置との差により規定されてもよい。第１絶縁膜３２の厚みｈは、０．５μｍ以上であってよい。例えば、第１絶縁膜３２の厚みｈは、０．８μｍ以上１．０μｍ以下の所定の厚みを有する。第１実施形態において、第１絶縁膜３２および第２絶縁膜３４の厚みは、各々１．０μｍである。
第１絶縁膜３２が０．５μｍ以上の厚みｈを有する場合に、テーパー角θの制御とテーパー部３６直下の電界強度の抑制との間に相関が生じてよい。例えば、厚みｈが０．５μｍ以上であれば、テーパー角θを小さくすることによりテーパー部３６直下の電界強度を下げることができる。第１実施形態においては、第１絶縁膜３２の厚みｈが０．５μｍ以上であるので、テーパー角θを６０度以下にすることで、テーパー部３６直下の電界強度を効果的に抑制することができる。
なお、厚みｈが０．５μｍ以上であれば、厚みｈが０．５μｍであっても１μｍであっても、テーパー角θの制御とテーパー部３６直下の電界強度の抑制との間に同様の相関が生じる。これとは逆に、第１絶縁膜３２の厚みｈが０．５μｍよりも薄い場合には、テーパー角θを６０度以下としても６０度以上としても電界強度の抑制との間に相関はほぼ生じない。
図３の（ｂ）は、テーパー部３６が滑らかな曲面状である場合である。つまり、テーパー部３６の下部が滑らかに半導体基板１０の表面１２に接続し、テーパー部３６の上部が滑らかに第２絶縁膜３４の上部に接続する場合である。例えば、ウェットエッチングによりテーパー部３６を形成する場合に、テーパー部３６は滑らかな曲面状となる傾向がある。
図３の（ｂ）においても、テーパー部３６の上端３７と下端３８とを結ぶ直線と、半導体基板１０の表面１２との成す角度をテーパー部３６のテーパー角θとしてよい。また、上述のように、第２絶縁膜３４の上面が平坦である場合に、テーパー部３６のテーパー角θは、上端３７と下端３８とを結ぶ直線と、第２絶縁膜３４の上面との成す角度であると定義してもよい。
図３の（ｃ）は、図３（ｂ）と同様に、テーパー部３６が滑らかな曲面状である場合である。ただし、図３の（ｃ）は、上端３７が図３（ｂ）よりも外側方向に位置し、テーパー部３６の表面が図３（ｂ）よりも平坦な例である。
図３の（ｃ）の例においては、上端３７の高さ位置と下端３８の高さ位置との中点３９（即ち、ｈ／２の高さ位置）におけるテーパー部３６の接線と、半導体基板１０の表面１２とのなす角度をテーパー部３６のテーパー角θとしてもよい。なお、上述のように、第２絶縁膜３４の上面が平坦である場合に、テーパー部３６のテーパー角θは、中点３９におけるテーパー部３６の接線と、第２絶縁膜３４の上面との成す角度であると定義してもよい。
なお、図３の（ａ）から（ｃ）は、テーパー角θが恣意的に規定されてよいという意味ではない。図３の（ａ）から（ｃ）は、テーパー部３６の傾斜を適切の評価する手法が複数存在することを例示するものである。
図４は、半導体装置１００におけるテーパー角θと耐圧との関係を示す図である。横軸は、テーパー部３６のテーパー角θの角度［ｄｅｇ．］である。縦軸は、半導体装置１００に逆バイアスが印加された場合の耐圧［Ｖ］である。図４においては、複数の異なるテーパー角θの各々に対応する耐圧を測定した実験結果である。
テーパー角θが６０度より大きい場合、耐圧が５５０［Ｖ］未満となる半導体装置１００があった。このように、テーパー角θが６０度より大きい場合、耐圧の低下が顕著であった。それゆえ、テーパー角θは６０度以下とするのが望ましい。
また、テーパー角θが５０度より大きい場合、耐圧が９００［Ｖ］未満となる半導体装置１００があった。このような耐圧の低下を防ぐべく、テーパー角θは５０度以下としてもよい。
テーパー角θが４８度以下である場合には、顕著な耐圧の低下が観測されなかった。すなわち、テーパー角θが４８度以下である場合には、定格耐圧を維持することができた。テーパー角θが４８度以下である場合には、耐圧の低下を防ぐ効果が特に高いと言える。それゆえ、テーパー角θは４８度以下としてよく、４５度以下としてよく、４０度以下としてもよい。
図５は、第２実施形態に係るＡ−Ａ'断面を示す図である。本例のテーパー部３６は、第１実施形態と同じ形状を有するが、第１実施形態に比べて外側方向に位置する。より具体的には、テーパー部３６の上端３７が、Ｘ軸方向と平行な方向において、中間位置ＬＭよりも外縁領域５０に近接する。また、テーパー部３６の下端３８は、中間位置ＬＭよりもウェル領域２０に近接する。係る点が第１実施形態と異なる。他の点は、第１実施形態と同じである。なお、中間位置ＬＭとは、ウェル領域２０の外側端部２２と外縁領域５０の内側端部５４との中間の位置である。
ウェル領域２０の外側端部２２の近傍の湾曲領域２４は、裏面１４から表面１２へ向かって流れる電流が集中する領域となる場合がある。例えば、ウェル領域２０の湾曲領域２４がＦＷＤのＰ型ボディ領域の外側方向の端部近傍の領域である場合に、半導体装置１００に逆バイアスが印加されると湾曲領域２４には電流が集中する。本例では、テーパー部３６をウェル領域２０から離間させることにより、電流が集中する湾曲領域２４と電界が強いテーパー部３６とをＸ軸方向と平行な方向において離間させることができる。これにより、テーパー部３６の上端３７および下端３８がウェル領域２０の外側端部２２と外縁領域５０の内側端部５４との間隔の四分の一だけ外側端部２２から離間している場合に比べて、より効果的に耐圧の低下を抑制することができる。
図６は、第３実施形態に係るＡ−Ａ'断面を示す図である。本例では、テーパー部３６の上端３７に加えて、テーパー部３６の下端３８も、Ｘ軸方向と平行な方向において、中間位置ＬＭよりも外縁領域５０に近接する。これにより、第１および第２実施形態に比べて、テーパー部３６をウェル領域２０からさらに離間させることができるので、さらに効果的に耐圧の低下を抑制することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・半導体基板、１２・・表面、１４・・裏面、１６・・ドリフト領域、１８・・コレクタ領域、２０・・ウェル領域、２２・・外側端部、２４・・湾曲領域、３０・・絶縁膜、３２・・第１絶縁膜、３４・・第２絶縁膜、３６・・テーパー部、３７・・上端、３８・・下端、３９・・中点、４０・・抵抗膜、５０・・外縁領域、５２・・外側端部、５４・・内側端部、６０・・表面電極、６２・・外側端部、６４・・内側端部、７０・・裏面電極、８０・・活性部、９０・・エッジ終端部、１００・・半導体装置

Claims (7)

  1. 半導体基板を備える半導体装置であって、
    前記半導体基板は、
    前記半導体基板の表面の端部において予め定められた深さ範囲に設けられた不純物領域である外縁領域を含むエッジ終端部と、
    前記半導体基板の前記表面の前記外縁領域よりも内側において予め定められた深さ範囲に設けられ、前記半導体基板のドリフト領域とは異なる導電型の不純物領域であるウェル領域を含む活性部と
    を有し、
    前記半導体装置は、
    前記半導体基板の前記表面上において、少なくとも前記外縁領域と前記ウェル領域との間に設けられ、テーパー部を有する絶縁膜と、
    前記絶縁膜上に設けられ、前記外縁領域と前記ウェル領域とに電気的に接続する抵抗膜と
    をさらに備え、
    前記絶縁膜の前記テーパー部のテーパー角が６０度以下である
    半導体装置。
  2. 前記半導体基板の前記表面上における前記絶縁膜の厚みは、０．５μｍ以上である
    請求項１に記載の半導体装置。
  3. 前記テーパー部の上端および下端は、前記半導体基板の前記表面と平行な方向において、前記活性部の前記ウェル領域の外側端部と前記外縁領域の内側端部との間隔の四分の一以上、前記ウェル領域の外側端部から離間している
    請求項１または２に記載の半導体装置。
  4. 前記テーパー部の上端は、前記半導体基板の前記表面と平行な方向において、前記活性部の前記ウェル領域の外側端部と前記外縁領域の内側端部との中間位置よりも前記外縁領域に近接する
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記テーパー部の下端は、前記半導体基板の前記表面と平行な方向において、前記活性部の前記ウェル領域の外側端部と前記外縁領域の内側端部との中間位置よりも前記外縁領域に近接する
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記絶縁膜は、前記テーパー部を有する第１絶縁膜と、前記第１絶縁膜と前記半導体基板の前記表面との間に位置する第２絶縁膜とを有する
    請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記絶縁膜の内側端部は前記ウェル領域の外側端部よりも内側方向に延在し、かつ、前記絶縁膜の外側端部は前記外縁領域の内側端部よりも外側方向に延在する
    請求項１から６のいずれか一項に記載の半導体装置。
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Publication number Priority date Publication date Assignee Title
EP3490006A1 (en) * 2017-11-24 2019-05-29 Nexperia B.V. Semiconductor device with edge termination structure and method of manufacture

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3117023B2 (ja) 1991-05-07 2000-12-11 富士電機株式会社 プレーナ型半導体装置及びその製造方法
US5970324A (en) * 1994-03-09 1999-10-19 Driscoll; John Cuervo Methods of making dual gated power electronic switching devices
JP2712098B2 (ja) 1994-11-28 1998-02-10 株式会社東芝 半導体装置
US5969387A (en) * 1998-06-19 1999-10-19 Philips Electronics North America Corporation Lateral thin-film SOI devices with graded top oxide and graded drift region
JP4757449B2 (ja) * 2004-01-29 2011-08-24 三菱電機株式会社 半導体装置
CN102184944B (zh) * 2011-04-29 2013-01-02 南京邮电大学 一种横向功率器件的结终端结构
US8686503B2 (en) * 2011-08-17 2014-04-01 Monolithic Power Systems, Inc. Lateral high-voltage transistor and associated method for manufacturing
JP5994238B2 (ja) * 2011-11-25 2016-09-21 トヨタ自動車株式会社 半導体装置の製造方法
EP2660865A1 (en) * 2012-04-30 2013-11-06 ABB Technology AG High voltage semiconductor device with non-linear resistively graded edge termination
JP5791821B2 (ja) * 2012-10-18 2015-10-07 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
WO2014142331A1 (ja) * 2013-03-14 2014-09-18 富士電機株式会社 半導体装置
JP6168961B2 (ja) * 2013-10-10 2017-07-26 三菱電機株式会社 半導体装置
US20150255362A1 (en) 2014-03-07 2015-09-10 Infineon Technologies Ag Semiconductor Device with a Passivation Layer and Method for Producing Thereof

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