JP3117023B2 - プレーナ型半導体装置及びその製造方法 - Google Patents
プレーナ型半導体装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明はプレーナ型半導体装置及
びその製造方法に関し、特に、この半導体装置の耐圧を
向上させる技術に関する。
びその製造方法に関し、特に、この半導体装置の耐圧を
向上させる技術に関する。
【０００２】
【従来の技術】バイポーラトランジスタ、パワーＭＯＳ
ＦＥＴ、ＩＧＢＴに代表されるパワーデバイスにおいて
は、数百〜数千ボルトの耐圧構造が必要とされ、この耐
圧構造を実現するために、種々の対策が採用されてい
る。
ＦＥＴ、ＩＧＢＴに代表されるパワーデバイスにおいて
は、数百〜数千ボルトの耐圧構造が必要とされ、この耐
圧構造を実現するために、種々の対策が採用されてい
る。
【０００３】その代表的な対策としては、図５に示す抵
抗性フィールドプレート構造であり、パワーＭＯＳＦＥ
Ｔ、ＩＧＢＴ等に採用されている。図において、５１は
半導体素子の外周部分であり、その側面５１ａがダイシ
ング面であり、チップ切出し時の機械的損傷によって、
電気的阻止能力がない状態にある。ここで、ｎ- 型の半
導体層５２の表面側には、ｐ型のベース領域５３が形成
されており、素子の外周縁に沿って、ｐ型の外縁領域５
４が形成されている。ベース領域５３及び外縁領域５４
の表面側には、それぞれベース電極５５及び外縁電極５
６が形成されている。また、半導体層５２の表面上に
は、絶縁酸化膜５７が被着されており、その表面上には
高抵抗の薄膜抵抗層５８が形成され、この薄膜抵抗層５
８によってベース領域５３と外縁領域５４は電気的接続
されている。一方、半導体層５２の裏面側には、ｎ+ 型
のコレクタ層５９が形成され、コレクタ層５９にはコレ
クタ電極６０が接続されている。
抗性フィールドプレート構造であり、パワーＭＯＳＦＥ
Ｔ、ＩＧＢＴ等に採用されている。図において、５１は
半導体素子の外周部分であり、その側面５１ａがダイシ
ング面であり、チップ切出し時の機械的損傷によって、
電気的阻止能力がない状態にある。ここで、ｎ- 型の半
導体層５２の表面側には、ｐ型のベース領域５３が形成
されており、素子の外周縁に沿って、ｐ型の外縁領域５
４が形成されている。ベース領域５３及び外縁領域５４
の表面側には、それぞれベース電極５５及び外縁電極５
６が形成されている。また、半導体層５２の表面上に
は、絶縁酸化膜５７が被着されており、その表面上には
高抵抗の薄膜抵抗層５８が形成され、この薄膜抵抗層５
８によってベース領域５３と外縁領域５４は電気的接続
されている。一方、半導体層５２の裏面側には、ｎ+ 型
のコレクタ層５９が形成され、コレクタ層５９にはコレ
クタ電極６０が接続されている。
【０００４】この構造において、ベース電極５５を基準
にして、外縁電極５６及びコレクタ電極６０に正電位Ｖ
apが印加されると、ベース領域５３と半導体層５２との
境界のｐｎ接合面には、Ｖapの逆バイアスが加わり、ｐ
ｎ接合面近傍のキャリヤが移動して、空乏層６１が形成
される。また、半導体層５２の表面側において、薄膜抵
抗層５８の両端縁にも電位Ｖapが加わり、薄膜抵抗層５
８に発生する均一な電界が、絶縁酸化膜５７を介して半
導体層５２の表面のキャリヤを移動させ、空乏層６１を
外縁領域５４にまで拡張する。
にして、外縁電極５６及びコレクタ電極６０に正電位Ｖ
apが印加されると、ベース領域５３と半導体層５２との
境界のｐｎ接合面には、Ｖapの逆バイアスが加わり、ｐ
ｎ接合面近傍のキャリヤが移動して、空乏層６１が形成
される。また、半導体層５２の表面側において、薄膜抵
抗層５８の両端縁にも電位Ｖapが加わり、薄膜抵抗層５
８に発生する均一な電界が、絶縁酸化膜５７を介して半
導体層５２の表面のキャリヤを移動させ、空乏層６１を
外縁領域５４にまで拡張する。
【０００５】
【発明が解決しようとする課題】このように従来の構造
においては、外縁電極５６とベース電極５５との間に大
きな漏れ電流が発生しないように、薄膜抵抗層５８とし
て、数ＭΩｃｍの比抵抗の層、例えば、ノンドープアモ
ルファスシリコンや酸素ドープポリシリコン（ＳＩＰＯ
Ｓ）が使用される。しかしながら、数ＭΩｃｍの比抵抗
の層を安定して形成することは、極めて困難であり、薄
膜抵抗層５８の抵抗値が低い場合には、大きな漏れ電流
が発生し、半導体装置の信頼性を逆に低下させてしま
う。
においては、外縁電極５６とベース電極５５との間に大
きな漏れ電流が発生しないように、薄膜抵抗層５８とし
て、数ＭΩｃｍの比抵抗の層、例えば、ノンドープアモ
ルファスシリコンや酸素ドープポリシリコン（ＳＩＰＯ
Ｓ）が使用される。しかしながら、数ＭΩｃｍの比抵抗
の層を安定して形成することは、極めて困難であり、薄
膜抵抗層５８の抵抗値が低い場合には、大きな漏れ電流
が発生し、半導体装置の信頼性を逆に低下させてしま
う。
【０００６】以上の問題点を有しない他の耐圧構造とし
て、フィールドプレート構造及びガードリング構造があ
る。
て、フィールドプレート構造及びガードリング構造があ
る。
【０００７】前者のフィールドプレート構造は、図６に
示す如く、図５における薄膜抵抗層５８に代えて、ベー
ス電極を絶縁酸化膜６１の上部で外縁電極６２に向けて
拡張してフィールドプレート６３としたものであり、他
は前述の半導体素子５１と同じ構成を有する。図６にお
いて、フィールドプレート６３（ベース電極）を基準に
して、外縁電極６２及びコレクタ電極６４に正電位Ｖap
が印加されると、ベース領域６５とフィールドプレート
６３とは同電位となり、フィールドプレート６３の先端
縁６３ａに対応する半導体層６６の表面側にまで、空乏
層６７が拡張される。しかしながら、空乏層６７をより
拡張するために、先端縁６３ａを外縁電極６２の近傍に
まで拡張すると、先端縁６３ａの直下の絶縁酸化膜６１
に大きな電界が発生し、逆に耐圧が損なわれる場合があ
る。従って、フィールドプレート６３の先端縁６３ａ
と、外縁電極６２との距離は一定以上確保する必要があ
るので、外縁領域６８に向けての空乏層６７の拡張に限
界がある。
示す如く、図５における薄膜抵抗層５８に代えて、ベー
ス電極を絶縁酸化膜６１の上部で外縁電極６２に向けて
拡張してフィールドプレート６３としたものであり、他
は前述の半導体素子５１と同じ構成を有する。図６にお
いて、フィールドプレート６３（ベース電極）を基準に
して、外縁電極６２及びコレクタ電極６４に正電位Ｖap
が印加されると、ベース領域６５とフィールドプレート
６３とは同電位となり、フィールドプレート６３の先端
縁６３ａに対応する半導体層６６の表面側にまで、空乏
層６７が拡張される。しかしながら、空乏層６７をより
拡張するために、先端縁６３ａを外縁電極６２の近傍に
まで拡張すると、先端縁６３ａの直下の絶縁酸化膜６１
に大きな電界が発生し、逆に耐圧が損なわれる場合があ
る。従って、フィールドプレート６３の先端縁６３ａ
と、外縁電極６２との距離は一定以上確保する必要があ
るので、外縁領域６８に向けての空乏層６７の拡張に限
界がある。
【０００８】一方、後者のガードリング構造は、図７に
示す如く、半導体層７１の表面側において、ベース領域
７２の外周を同じｐ領域の帯状のガードリング７３ａ，
７３ｂで囲んだものであり、他は前述の半導体素子５１
と同様の構成を有する。ここで、ガードリング７３ａ，
７３ｂは、フローティング状態にある。この構造におい
て、ベース電極７４を基準にして、外縁電極７５及びコ
レクタ電極７６に正電位Ｖapが印加されて、空乏層７７
がベース領域７２の側から外縁領域７９に向って広が
り、ガードリング７３ａにまで到達すると、空乏層７７
はさらに広がり、ガードリング７３ｂにまで到達する。
この構造は、ＭＯＳ構造でなくとも採用できることか
ら、バイポーラトランジスタに広く採用されている。し
かしながら、この構造においては、絶縁酸化膜７８と半
導体層７１の界面に正の界面電荷が存在していると、こ
の正の電荷は空乏層７７を圧縮するように作用する。正
の界面電荷は、ウェーハプロセスにおいて発生するもの
であって、その電荷量、分布を確実に制御することがで
きないため、耐圧特性のばらつきを招来する。また、ベ
ース電極７４と外縁電極７５の間にアバランシェ電流が
通過した場合には、その電流の一部は絶縁酸化膜７８の
内部に注入されて、絶縁酸化膜７８の内部に電荷が残留
してしまう。この残留電荷も界面電荷と同様に、耐圧特
性のばらつきを発生させるため、ガードリング構造も、
高耐圧を確実に確保するための構造としては充分ではな
い。
示す如く、半導体層７１の表面側において、ベース領域
７２の外周を同じｐ領域の帯状のガードリング７３ａ，
７３ｂで囲んだものであり、他は前述の半導体素子５１
と同様の構成を有する。ここで、ガードリング７３ａ，
７３ｂは、フローティング状態にある。この構造におい
て、ベース電極７４を基準にして、外縁電極７５及びコ
レクタ電極７６に正電位Ｖapが印加されて、空乏層７７
がベース領域７２の側から外縁領域７９に向って広が
り、ガードリング７３ａにまで到達すると、空乏層７７
はさらに広がり、ガードリング７３ｂにまで到達する。
この構造は、ＭＯＳ構造でなくとも採用できることか
ら、バイポーラトランジスタに広く採用されている。し
かしながら、この構造においては、絶縁酸化膜７８と半
導体層７１の界面に正の界面電荷が存在していると、こ
の正の電荷は空乏層７７を圧縮するように作用する。正
の界面電荷は、ウェーハプロセスにおいて発生するもの
であって、その電荷量、分布を確実に制御することがで
きないため、耐圧特性のばらつきを招来する。また、ベ
ース電極７４と外縁電極７５の間にアバランシェ電流が
通過した場合には、その電流の一部は絶縁酸化膜７８の
内部に注入されて、絶縁酸化膜７８の内部に電荷が残留
してしまう。この残留電荷も界面電荷と同様に、耐圧特
性のばらつきを発生させるため、ガードリング構造も、
高耐圧を確実に確保するための構造としては充分ではな
い。
【０００９】以上の問題点に鑑み、本発明の課題は、通
常の製造方法で形成可能な比抵抗レベルの抵抗層を、新
規な構造で配置し、抵抗性フィールドプレートの機能を
発揮させることにより、高耐圧特性を備えたプレーナ型
半導体装置及びその製造方法を提供することにある。
常の製造方法で形成可能な比抵抗レベルの抵抗層を、新
規な構造で配置し、抵抗性フィールドプレートの機能を
発揮させることにより、高耐圧特性を備えたプレーナ型
半導体装置及びその製造方法を提供することにある。
【００１０】上記課題を解決するために、第１導電型半
導体層の表面側に第２導電型の島状領域が形成されたプ
レーナ構造を有する半導体装置において、本発明が講じ
た手段は、プレーナ構造の外周部における第１導電型半
導体表面側に外縁領域を形成し、第１導電型半導体層の
表面側に、島状領域周囲を外周側に向って周回して、島
状領域と外縁領域とを電気的接続する２条以上の抵抗層
を形成することを特徴とする。ここに、抵抗層を、第１
導電型半導体層の表面側に絶縁膜を介して被着された薄
膜抵抗層として形成することができる。また、抵抗層
を、第１導電型半導体層の表面側に形成された第２導電
型領域として形成することもできる。
導体層の表面側に第２導電型の島状領域が形成されたプ
レーナ構造を有する半導体装置において、本発明が講じ
た手段は、プレーナ構造の外周部における第１導電型半
導体表面側に外縁領域を形成し、第１導電型半導体層の
表面側に、島状領域周囲を外周側に向って周回して、島
状領域と外縁領域とを電気的接続する２条以上の抵抗層
を形成することを特徴とする。ここに、抵抗層を、第１
導電型半導体層の表面側に絶縁膜を介して被着された薄
膜抵抗層として形成することができる。また、抵抗層
を、第１導電型半導体層の表面側に形成された第２導電
型領域として形成することもできる。
【００１１】また本発明は、第１導電型半導体層の表面
側に第２導電型の島状領域が形成されたプレーナ構造を
有する半導体装置において、プレーナ構造の外周部にお
ける第１導電型半導体表面側に外縁領域が形成され、第
１導電型半導体層の表面側には、島状領域周囲を外周側
に向って周回して、前記島状領域と前記外縁領域とを電
気的接続し、第１導電型半導体層の表面側に、絶縁膜を
介して被着されたシート抵抗が１０ 5 Ω以上である１条
のフィールドプレート用薄膜抵抗層が形成されているこ
とを特徴とする。
側に第２導電型の島状領域が形成されたプレーナ構造を
有する半導体装置において、プレーナ構造の外周部にお
ける第１導電型半導体表面側に外縁領域が形成され、第
１導電型半導体層の表面側には、島状領域周囲を外周側
に向って周回して、前記島状領域と前記外縁領域とを電
気的接続し、第１導電型半導体層の表面側に、絶縁膜を
介して被着されたシート抵抗が１０ 5 Ω以上である１条
のフィールドプレート用薄膜抵抗層が形成されているこ
とを特徴とする。
【００１２】第１導電型半導体層の表面側に第２導電型
の島状領域が形成されたプレーナ構造を有する半導体装
置の製造方法としては、抵抗層を、他の第２導電型領域
と同時形成するために、マスク層形成工程において、抵
抗層を形成すべき窓開け部の窓開け幅を、島状領域及び
外縁領域を形成すべき窓開け部の窓開け幅に比して狭く
設定したマスク層を、第１導電型半導体層の表面側に覆
い、不純物導入工程において、マスク層の窓開け部から
第１導電型半導体層表面に不純物を導入し、しかる後
に、不純物拡散工程において、不純物を第１導電型半導
体層に熱拡散させることが好ましい。
の島状領域が形成されたプレーナ構造を有する半導体装
置の製造方法としては、抵抗層を、他の第２導電型領域
と同時形成するために、マスク層形成工程において、抵
抗層を形成すべき窓開け部の窓開け幅を、島状領域及び
外縁領域を形成すべき窓開け部の窓開け幅に比して狭く
設定したマスク層を、第１導電型半導体層の表面側に覆
い、不純物導入工程において、マスク層の窓開け部から
第１導電型半導体層表面に不純物を導入し、しかる後
に、不純物拡散工程において、不純物を第１導電型半導
体層に熱拡散させることが好ましい。
【００１３】
【作用】本発明に係るプレーナ型半導体装置において、
抵抗層は、島状領域周囲を外周側に向って周回して、島
状領域と外縁領域とを電気的接続している線条の渦巻き
状であるので、抵抗層の抵抗断面積が小さく、抵抗長さ
が長い。従って、抵抗層の比抵抗が小さな場合であって
も、抵抗が大きいので、島状領域の側と外縁領域の側と
の間に大きな漏れ電流が発生することがない。よって、
抵抗層は、通常の製造方法で製造可能な比抵抗レベルと
することができる。
抵抗層は、島状領域周囲を外周側に向って周回して、島
状領域と外縁領域とを電気的接続している線条の渦巻き
状であるので、抵抗層の抵抗断面積が小さく、抵抗長さ
が長い。従って、抵抗層の比抵抗が小さな場合であって
も、抵抗が大きいので、島状領域の側と外縁領域の側と
の間に大きな漏れ電流が発生することがない。よって、
抵抗層は、通常の製造方法で製造可能な比抵抗レベルと
することができる。
【００１４】抵抗層が島状領域と外縁領域との中間領域
を一面連続抵抗層として隙間なくカバーしているのでは
なく、渦巻き状隙間を空けてカバーしているに過ぎない
が、渦巻き状隙間における電位は近接する渦巻き状抵抗
層の現実電位の内分で規定されるものであるから、実質
的に中間領域の全域をカバーするフィールトプレートと
して利用できる。一面連続抵抗層における各点の電位は
２元的な膜厚や成膜品質のパラメータにより必然的に大
きなバラツキが生じるものであり、これをフィールトプ
レートとして用いる場合には、第１導電型半導体層の表
面側の電位が直上の一面連続抵抗層の電位で略一義的に
規定されるので、電位分布の偏りを生じて空乏層の拡が
りが不均一となる。しかし、渦巻き状の抵抗層は線条抵
抗層であるので、１次元の長さパラメータで抵抗層の各
点の電位をほぼ確定でき、また部分的な各渦巻き状隙間
における電位は近接する確定済の渦巻き状抵抗層の各点
電位の内分で平均的に規定されるものであるから、渦巻
き状の抵抗層をフィールトプレートとして用いると、第
１導電型半導体層の表面側の電位分布の偏りを是正で
き、空乏層の拡がりを均一化により高耐圧化を実現でき
る。２条の渦巻き状抵抗層をフィールトプレートとして
用いる場合は、渦巻き状隙間が同じであっても、半周回
以内の遅れの抵抗層の確定電位が作用するため、渦巻き
状隙間の電位が安定化し、電位分布の偏りを更に是正で
き、高耐圧化に資する。 絶縁膜下の基板表面に渦巻き状
の半導体層が形成されていると、渦巻き状隙間部分に比
べて渦巻き状の半導体層の部分の方が基板表面の空乏層
の拡がりが早いため、空乏層の拡がりが一様でないが、
絶縁膜上に渦巻き状のフィールドプレート用薄膜抵抗層
が形成されていると、基板表面の空乏層の拡がりが一様
化するため、高耐圧化を実現できる。
を一面連続抵抗層として隙間なくカバーしているのでは
なく、渦巻き状隙間を空けてカバーしているに過ぎない
が、渦巻き状隙間における電位は近接する渦巻き状抵抗
層の現実電位の内分で規定されるものであるから、実質
的に中間領域の全域をカバーするフィールトプレートと
して利用できる。一面連続抵抗層における各点の電位は
２元的な膜厚や成膜品質のパラメータにより必然的に大
きなバラツキが生じるものであり、これをフィールトプ
レートとして用いる場合には、第１導電型半導体層の表
面側の電位が直上の一面連続抵抗層の電位で略一義的に
規定されるので、電位分布の偏りを生じて空乏層の拡が
りが不均一となる。しかし、渦巻き状の抵抗層は線条抵
抗層であるので、１次元の長さパラメータで抵抗層の各
点の電位をほぼ確定でき、また部分的な各渦巻き状隙間
における電位は近接する確定済の渦巻き状抵抗層の各点
電位の内分で平均的に規定されるものであるから、渦巻
き状の抵抗層をフィールトプレートとして用いると、第
１導電型半導体層の表面側の電位分布の偏りを是正で
き、空乏層の拡がりを均一化により高耐圧化を実現でき
る。２条の渦巻き状抵抗層をフィールトプレートとして
用いる場合は、渦巻き状隙間が同じであっても、半周回
以内の遅れの抵抗層の確定電位が作用するため、渦巻き
状隙間の電位が安定化し、電位分布の偏りを更に是正で
き、高耐圧化に資する。 絶縁膜下の基板表面に渦巻き状
の半導体層が形成されていると、渦巻き状隙間部分に比
べて渦巻き状の半導体層の部分の方が基板表面の空乏層
の拡がりが早いため、空乏層の拡がりが一様でないが、
絶縁膜上に渦巻き状のフィールドプレート用薄膜抵抗層
が形成されていると、基板表面の空乏層の拡がりが一様
化するため、高耐圧化を実現できる。
【００１５】
〔実施例１〕本発明の実施例１に係るプレーナ型半導体
装置について、図１及び図２（ａ）を参照して、説明す
る。
装置について、図１及び図２（ａ）を参照して、説明す
る。
【００１６】図１は本例のプレーナ型半導体装置の概念
平面図であり、図１に示すように、プレーナ型半導体装
置１は、その表面側に、ベース電極２と、その外周側の
外縁電極３と、ベース電極２と外縁電極３との間で、ベ
ース電極２の周囲を５重に周回して、ベース電極２と外
縁電極３とを電気的接続する抵抗層４を有する。
平面図であり、図１に示すように、プレーナ型半導体装
置１は、その表面側に、ベース電極２と、その外周側の
外縁電極３と、ベース電極２と外縁電極３との間で、ベ
ース電極２の周囲を５重に周回して、ベース電極２と外
縁電極３とを電気的接続する抵抗層４を有する。
【００１７】図２（ａ）は図１のＡ−Ａ′線における断
面図であり、半導体装置１の外周部分１ａの構造を示
す。
面図であり、半導体装置１の外周部分１ａの構造を示
す。
【００１８】図１及び図２（ａ）に示すように、外周部
分１ａの側面１ｂがダイシング面であり、ウェーハから
のチップ切出し時の機械的損傷によって、電気的阻止能
力がない状態になっているため、実質的に、側面１ｂに
おいては、半導体基板の表面側と裏面側は電気的接続し
ている。ここで、ｎ- 型の半導体層５の表面側には、ｐ
型のベース領域６が形成されており、このベース領域６
を囲むように、ｐ型の外縁領域７が素子の外周縁に沿っ
て形成されている。ベース領域６及び外縁領域７の表面
側には、それぞれベース電極２及び外縁電極３が形成さ
れている。また、半導体層５の表面には、ベース領域６
の周囲を外周側に向けて周回し、外縁領域７まで到達す
る抵抗層４が形成され、図２（ａ）には抵抗層４の断面
が、抵抗層４ａ，４ｂ，４ｃ，４ｄ，４ｅとして示され
ている。従って、抵抗層４ａ，４ｂ，４ｃ，４ｄ，４ｅ
は一体に接続するものである。ここで、抵抗層４は、ベ
ース領域６及び外縁領域７と同時形成されたｐ- 型の抵
抗領域であって、この抵抗層４を介して、ベース領域６
と外縁領域７とは電気的接続されている。一方、半導体
層５の裏面側には、ｎ+ 型のコレクタ層８が形成され、
コレクタ層８にはコレクタ電極９が接続されている。
分１ａの側面１ｂがダイシング面であり、ウェーハから
のチップ切出し時の機械的損傷によって、電気的阻止能
力がない状態になっているため、実質的に、側面１ｂに
おいては、半導体基板の表面側と裏面側は電気的接続し
ている。ここで、ｎ- 型の半導体層５の表面側には、ｐ
型のベース領域６が形成されており、このベース領域６
を囲むように、ｐ型の外縁領域７が素子の外周縁に沿っ
て形成されている。ベース領域６及び外縁領域７の表面
側には、それぞれベース電極２及び外縁電極３が形成さ
れている。また、半導体層５の表面には、ベース領域６
の周囲を外周側に向けて周回し、外縁領域７まで到達す
る抵抗層４が形成され、図２（ａ）には抵抗層４の断面
が、抵抗層４ａ，４ｂ，４ｃ，４ｄ，４ｅとして示され
ている。従って、抵抗層４ａ，４ｂ，４ｃ，４ｄ，４ｅ
は一体に接続するものである。ここで、抵抗層４は、ベ
ース領域６及び外縁領域７と同時形成されたｐ- 型の抵
抗領域であって、この抵抗層４を介して、ベース領域６
と外縁領域７とは電気的接続されている。一方、半導体
層５の裏面側には、ｎ+ 型のコレクタ層８が形成され、
コレクタ層８にはコレクタ電極９が接続されている。
【００１９】この構造において、ベース電極２を基準に
して、外縁電極３及びコレクタ電極９に正電位Ｖapが印
加されると、ベース領域６と半導体層５の境界で形成さ
れているｐｎ接合面には、Ｖapの逆バイアスが加わり、
ｐｎ接合面の近傍のキャリヤが移動して、空乏層１０が
形成される。
して、外縁電極３及びコレクタ電極９に正電位Ｖapが印
加されると、ベース領域６と半導体層５の境界で形成さ
れているｐｎ接合面には、Ｖapの逆バイアスが加わり、
ｐｎ接合面の近傍のキャリヤが移動して、空乏層１０が
形成される。
【００２０】本例においては、半導体層５の表面に、ベ
ース電極２及び外縁電極３を電気的接続する抵抗層４が
形成されているため、この抵抗層４の両端縁にも電位Ｖ
apが加わり、抵抗層４の内部には、電圧降下に対応する
均一な電位分布が発生する。
ース電極２及び外縁電極３を電気的接続する抵抗層４が
形成されているため、この抵抗層４の両端縁にも電位Ｖ
apが加わり、抵抗層４の内部には、電圧降下に対応する
均一な電位分布が発生する。
【００２１】その電位分布を図２（ｂ）に示す。
【００２２】図２（ｂ）に示すように、ベース電極２を
基準に外縁電極３には正電位Ｖapが印加され、この正電
位Ｖapの印加によって流れる微小な電流が、抵抗層４を
介して外縁電極３からベース電極２に流れる。従って、
抵抗層４に発生した均一な電界によって、各部分の抵抗
層４ａ，４ｂ，４ｃ，４ｄ，４ｅの電位は、断続的な値
になっている。ここで、抵抗層４ａ，４ｂ，４ｃ，４
ｄ，４ｅの電位Ｖa ，Ｖb ，Ｖc ，Ｖd ，Ｖe は、ベー
ス領域６からの抵抗層４の実質的な距離に対応した電位
となる。このため、半導体層５の表面側においては、抵
抗層４ａ，４ｂ，４ｃ，４ｄ，４ｅの電位に対応して、
抵抗層４と半導体層５との接合面近傍のキャリヤが移動
し、空乏層１０が外縁領域７にまで拡張された状態とな
って、高い耐圧構造を形成している。
基準に外縁電極３には正電位Ｖapが印加され、この正電
位Ｖapの印加によって流れる微小な電流が、抵抗層４を
介して外縁電極３からベース電極２に流れる。従って、
抵抗層４に発生した均一な電界によって、各部分の抵抗
層４ａ，４ｂ，４ｃ，４ｄ，４ｅの電位は、断続的な値
になっている。ここで、抵抗層４ａ，４ｂ，４ｃ，４
ｄ，４ｅの電位Ｖa ，Ｖb ，Ｖc ，Ｖd ，Ｖe は、ベー
ス領域６からの抵抗層４の実質的な距離に対応した電位
となる。このため、半導体層５の表面側においては、抵
抗層４ａ，４ｂ，４ｃ，４ｄ，４ｅの電位に対応して、
抵抗層４と半導体層５との接合面近傍のキャリヤが移動
し、空乏層１０が外縁領域７にまで拡張された状態とな
って、高い耐圧構造を形成している。
【００２３】ここで、素子周辺の長さは、通常約１ｍｍ
程度である。抵抗層４の幅を１０μｍとし、抵抗層４の
周回数を５重または１０重とした構造において、ベース
電極２と外縁電極３との間に、１０００ｖＤＣを印加し
た場合に、漏れ電流のレベルを１０μＡ相当にするため
に必要な抵抗層４のシート抵抗値は、下式により算出で
きる。
程度である。抵抗層４の幅を１０μｍとし、抵抗層４の
周回数を５重または１０重とした構造において、ベース
電極２と外縁電極３との間に、１０００ｖＤＣを印加し
た場合に、漏れ電流のレベルを１０μＡ相当にするため
に必要な抵抗層４のシート抵抗値は、下式により算出で
きる。
【００２４】まず、抵抗層４が５重の場合には、 （１０００ｖ／１０μＡ）×（１０μｍ／１ｍｍ）×（１／５）＝２×１０5 Ω また、抵抗層４が１０重の場合には、 （１０００ｖ／１０μＡ）×（１０μｍ／１ｍｍ）×（１／１０）＝１０5 Ω すなわち、シート抵抗１〜２×１０5 Ω相当のｐ領域を
形成すればよく、このｐ領域の深さを５μｍとすれば、
その不純物濃度は約２．５〜５×１０14ｃｍ-3に相当す
る。このレベルの不純物濃度は、充分に通常の不純物導
入・拡散方法により実現できる。
形成すればよく、このｐ領域の深さを５μｍとすれば、
その不純物濃度は約２．５〜５×１０14ｃｍ-3に相当す
る。このレベルの不純物濃度は、充分に通常の不純物導
入・拡散方法により実現できる。
【００２５】このように、本例の抵抗層４を使用した耐
圧構造を採用すると、抵抗層４の抵抗値を高めるため
に、従来構造の抵抗性フィールドプレートを使用した場
合のように数ＭΩの高い比抵抗の層を必要としないの
で、抵抗値の制御が容易で、抵抗値のばらつきの小さな
抵抗層４を形成することができる。また、抵抗層４に微
小な電流を通し、抵抗層４においてベース領域６の側か
ら外縁領域７の側に到達するまで、その距離に応じた一
定の電圧降下が形成されるので、その電位分布に対応し
て、ベース領域６から外縁領域７まで拡張された空乏層
１０が形成される。
圧構造を採用すると、抵抗層４の抵抗値を高めるため
に、従来構造の抵抗性フィールドプレートを使用した場
合のように数ＭΩの高い比抵抗の層を必要としないの
で、抵抗値の制御が容易で、抵抗値のばらつきの小さな
抵抗層４を形成することができる。また、抵抗層４に微
小な電流を通し、抵抗層４においてベース領域６の側か
ら外縁領域７の側に到達するまで、その距離に応じた一
定の電圧降下が形成されるので、その電位分布に対応し
て、ベース領域６から外縁領域７まで拡張された空乏層
１０が形成される。
【００２６】さらに、抵抗層４は絶縁酸化膜１１を介さ
ず、直接半導体層５との接合面に逆バイアスを形成し、
空乏層１０を形成しているので、表面側に形成される酸
化膜との界面に発生する界面電荷の影響を受けないの
で、プレーナ型半導体装置１の高耐圧化を達成できる。
ず、直接半導体層５との接合面に逆バイアスを形成し、
空乏層１０を形成しているので、表面側に形成される酸
化膜との界面に発生する界面電荷の影響を受けないの
で、プレーナ型半導体装置１の高耐圧化を達成できる。
【００２７】次に、上記の構成のプレーナ型半導体装置
１の製造方法を、図３を参照して説明する。
１の製造方法を、図３を参照して説明する。
【００２８】図３（ａ）〜図３（ｄ）は本例のプレーナ
型半導体装置１の製造工程の一部を示す工程断面図であ
る。
型半導体装置１の製造工程の一部を示す工程断面図であ
る。
【００２９】図３（ａ）において、５はｎ- 型の半導体
層であり、その裏面側（図示せず）にはｎ+ 型のコレク
タ層が形成されている。この状態で、熱酸化法により、
半導体層５の表面にシリコン酸化膜２１ａを成長させ
る。
層であり、その裏面側（図示せず）にはｎ+ 型のコレク
タ層が形成されている。この状態で、熱酸化法により、
半導体層５の表面にシリコン酸化膜２１ａを成長させ
る。
【００３０】次に、図３（ｂ）に示す如く、ホトリソグ
ラフィにより、シリコン酸化膜２１ａをパターニング
し、ベース領域６、外縁領域７、及び抵抗層４ａ，４
ｂ，４ｃ，４ｄ，４ｅ（抵抗層４）のそれぞれの形成予
定領域を窓開け部とするシリコン酸化膜のマスク層２１
を形成する。ここで、抵抗層４に対応する窓開け部２４
ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅは、ベース領域
６、外縁領域７に対応する窓開け部２６，２７の窓開け
幅に比較して、狭い幅で形成されている（マスク層形成
工程）。
ラフィにより、シリコン酸化膜２１ａをパターニング
し、ベース領域６、外縁領域７、及び抵抗層４ａ，４
ｂ，４ｃ，４ｄ，４ｅ（抵抗層４）のそれぞれの形成予
定領域を窓開け部とするシリコン酸化膜のマスク層２１
を形成する。ここで、抵抗層４に対応する窓開け部２４
ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅは、ベース領域
６、外縁領域７に対応する窓開け部２６，２７の窓開け
幅に比較して、狭い幅で形成されている（マスク層形成
工程）。
【００３１】次に、図３（ｃ）に示す如く、マスク層２
１の各窓開け部から半導体層５の表面にホウ素をイオン
注入する。この状態では、各窓開け部の半導体層５の表
面における不純物濃度は、いずれの領域においても同等
になっている。ここで、不純物の導入は、気相拡散など
によっても行うことができるが、イオン注入法によれ
ば、不純物の導入量を制御しやすく、抵抗層４の抵抗値
の制御が容易である（不純物導入工程）。
１の各窓開け部から半導体層５の表面にホウ素をイオン
注入する。この状態では、各窓開け部の半導体層５の表
面における不純物濃度は、いずれの領域においても同等
になっている。ここで、不純物の導入は、気相拡散など
によっても行うことができるが、イオン注入法によれ
ば、不純物の導入量を制御しやすく、抵抗層４の抵抗値
の制御が容易である（不純物導入工程）。
【００３２】次に、図４（ｄ）に示す如く、半導体層５
の表面において、ホウ素を熱拡散させ、ベース領域６、
外縁領域７、及び抵抗層４ａ，４ｂ，４ｃ，４ｄ，４ｅ
（抵抗層４）を形成する（不純物拡散工程）。
の表面において、ホウ素を熱拡散させ、ベース領域６、
外縁領域７、及び抵抗層４ａ，４ｂ，４ｃ，４ｄ，４ｅ
（抵抗層４）を形成する（不純物拡散工程）。
【００３３】しかる後に、各電極部を形成し、プレーナ
型半導体装置１を形成する。
型半導体装置１を形成する。
【００３４】以上の製造方法において、ベース領域６、
外縁領域７、及び抵抗層４は、それぞれ、高濃度のｐ型
領域であるベース領域６、外縁領域７の形成と、低濃度
のｐ型領域である抵抗層４とを、別の工程により形成し
てもよいものであるが、本例の製造方法においては、各
領域を形成するためのマスク層２１の窓開け部の窓開け
幅を変えることにより、高濃度領域と低濃度領域とを同
時形成している。すなわち、熱拡散前においては、各窓
開け部に対応する半導体層５の表面の不純物濃度は、各
窓開け部に対応する半導体層５では同等になっている
が、同条件で不純物を熱拡散させると、ホウ素は、半導
体層５の内部（垂直方向）に向けて熱拡散していくと共
に、水平方向にも横拡散していく。この結果、窓開け部
２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅのように窓開
け幅が１０μｍ以下の狭い窓開け部に対応する領域にお
いては、不純物絶対量が少ないため、熱拡散後、不純物
濃度は低くなり、低濃度領域が形成される。本例におい
ては、かかる現象を利用して、高濃度のｐ型領域である
ベース領域６、外縁領域７と、低濃度のｐ型領域である
抵抗層４とを同時形成しているため、工程の簡略化が実
現されている。
外縁領域７、及び抵抗層４は、それぞれ、高濃度のｐ型
領域であるベース領域６、外縁領域７の形成と、低濃度
のｐ型領域である抵抗層４とを、別の工程により形成し
てもよいものであるが、本例の製造方法においては、各
領域を形成するためのマスク層２１の窓開け部の窓開け
幅を変えることにより、高濃度領域と低濃度領域とを同
時形成している。すなわち、熱拡散前においては、各窓
開け部に対応する半導体層５の表面の不純物濃度は、各
窓開け部に対応する半導体層５では同等になっている
が、同条件で不純物を熱拡散させると、ホウ素は、半導
体層５の内部（垂直方向）に向けて熱拡散していくと共
に、水平方向にも横拡散していく。この結果、窓開け部
２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅのように窓開
け幅が１０μｍ以下の狭い窓開け部に対応する領域にお
いては、不純物絶対量が少ないため、熱拡散後、不純物
濃度は低くなり、低濃度領域が形成される。本例におい
ては、かかる現象を利用して、高濃度のｐ型領域である
ベース領域６、外縁領域７と、低濃度のｐ型領域である
抵抗層４とを同時形成しているため、工程の簡略化が実
現されている。
【００３５】〔実施例２〕次に、本発明の実施例２に係
るプレーナ型半導体装置を、図４を参照して、説明す
る。
るプレーナ型半導体装置を、図４を参照して、説明す
る。
【００３６】図４は本例のプレーナ型半導体装置の構造
を示す断面図であり、図５の示した従来のプレーナ型半
導体装置における抵抗性フィールドプレート構造を改良
したものである。
を示す断面図であり、図５の示した従来のプレーナ型半
導体装置における抵抗性フィールドプレート構造を改良
したものである。
【００３７】図４において、３１は半導体素子の外周部
分であり、その側面３１ａがダイシング面である。ｎ-
型の半導体層３２の表面側には、ｐ型のベース領域３
３、及びｐ型の外縁領域３４が形成され、それぞれの表
面側にベース電極３５及び外縁電極３６が形成されてい
る。半導体層３２の表面上には、絶縁酸化膜３７が被着
され、さらにその表面上には、抵抗性フィールドプレー
トとしての薄膜抵抗層３８ａ，３８ｂ，３８ｃ，３８
ｄ，３８ｅ，３８ｆ，３８ｇが形成されている。これら
の薄膜抵抗層において、薄膜抵抗層３８ａの端部はベー
ス電極３５の端部上を覆い、薄膜抵抗層３８ｇの端部は
外縁電極３６の端部上を覆っている。
分であり、その側面３１ａがダイシング面である。ｎ-
型の半導体層３２の表面側には、ｐ型のベース領域３
３、及びｐ型の外縁領域３４が形成され、それぞれの表
面側にベース電極３５及び外縁電極３６が形成されてい
る。半導体層３２の表面上には、絶縁酸化膜３７が被着
され、さらにその表面上には、抵抗性フィールドプレー
トとしての薄膜抵抗層３８ａ，３８ｂ，３８ｃ，３８
ｄ，３８ｅ，３８ｆ，３８ｇが形成されている。これら
の薄膜抵抗層において、薄膜抵抗層３８ａの端部はベー
ス電極３５の端部上を覆い、薄膜抵抗層３８ｇの端部は
外縁電極３６の端部上を覆っている。
【００３８】ここで、これらの薄膜抵抗層は、図１に示
した実施例１の抵抗層４と同様に、ベース領域３３（ベ
ース電極３５）を、その外周側で５重に周回し、ベース
電極３５と外縁電極３６とを電気的接続する薄膜抵抗層
３８であって、薄膜抵抗層３８ａ，３８ｂ，３８ｃ，３
８ｄ，３８ｅ，３８ｆ，３８ｇは薄膜抵抗層３８の断面
を示す。従って、これらの薄膜抵抗層３８ａ，３８ｂ，
３８ｃ，３８ｄ，３８ｅ，３８ｆ，３８ｇは、一体に接
続している。
した実施例１の抵抗層４と同様に、ベース領域３３（ベ
ース電極３５）を、その外周側で５重に周回し、ベース
電極３５と外縁電極３６とを電気的接続する薄膜抵抗層
３８であって、薄膜抵抗層３８ａ，３８ｂ，３８ｃ，３
８ｄ，３８ｅ，３８ｆ，３８ｇは薄膜抵抗層３８の断面
を示す。従って、これらの薄膜抵抗層３８ａ，３８ｂ，
３８ｃ，３８ｄ，３８ｅ，３８ｆ，３８ｇは、一体に接
続している。
【００３９】一方、プレーナ型半導体層３１の裏面側に
は、ｎ+ 型のコレクタ層３９が形成され、コレクタ層３
９にはコレクタ電極４０が接続されている。
は、ｎ+ 型のコレクタ層３９が形成され、コレクタ層３
９にはコレクタ電極４０が接続されている。
【００４０】この構造において、ベース電極３５を基準
にして、外縁電極３６及びコレクタ電極４０に正電位Ｖ
apが印加されると、ベース電極３５と半導体層３２の境
界で形成されているｐｎ接合面には、Ｖapの逆バイアス
が加わり、ｐｎ接合面の近傍のキャリヤが移動して、空
乏層４１が形成される。また、半導体層３２の表面側に
おいて、薄膜抵抗層３８の両端縁にも電位Ｖapが加わ
り、薄膜抵抗層３８に微小な電流が通り、薄膜抵抗層３
８に均一な電位分布が発生する。この電界は、絶縁酸化
膜３７を介して半導体層３２の表面側のキャリヤを移動
させる。これにより、外縁領域３４にまで拡張された空
乏層４１が形成され、プレーナ型半導体装置３１の耐圧
が向上する。
にして、外縁電極３６及びコレクタ電極４０に正電位Ｖ
apが印加されると、ベース電極３５と半導体層３２の境
界で形成されているｐｎ接合面には、Ｖapの逆バイアス
が加わり、ｐｎ接合面の近傍のキャリヤが移動して、空
乏層４１が形成される。また、半導体層３２の表面側に
おいて、薄膜抵抗層３８の両端縁にも電位Ｖapが加わ
り、薄膜抵抗層３８に微小な電流が通り、薄膜抵抗層３
８に均一な電位分布が発生する。この電界は、絶縁酸化
膜３７を介して半導体層３２の表面側のキャリヤを移動
させる。これにより、外縁領域３４にまで拡張された空
乏層４１が形成され、プレーナ型半導体装置３１の耐圧
が向上する。
【００４１】この構造において、実施例１と同様に、素
子周辺の長さが約１ｍｍ、薄膜抵抗層３８の幅が１０μ
ｍ、薄膜抵抗層３８の周回数が５重または１０重、ベー
ス電極３５と外縁電極３６との間に１０００ｖＤＣが印
加されたときの漏れ電流のレベルが１０μＡ相当である
ためには、薄膜抵抗層３８は、そのシート抵抗が１〜２
×１０5 Ω相当であればよく、従来例における高抵抗層
を形成することにより発生する問題を解消できる。
子周辺の長さが約１ｍｍ、薄膜抵抗層３８の幅が１０μ
ｍ、薄膜抵抗層３８の周回数が５重または１０重、ベー
ス電極３５と外縁電極３６との間に１０００ｖＤＣが印
加されたときの漏れ電流のレベルが１０μＡ相当である
ためには、薄膜抵抗層３８は、そのシート抵抗が１〜２
×１０5 Ω相当であればよく、従来例における高抵抗層
を形成することにより発生する問題を解消できる。
【００４２】以上のとおり、本発明に係るいずれの実施
例においても、半導体層内の空乏層を拡張するための手
段として、ベース領域（ベース電極）と外縁領域（外縁
電極）とを、ベース領域（ベース電極）の周囲で渦巻き
状に周回して、ベース領域の側から外縁領域の側まで到
達する抵抗層を有している。従って、抵抗層を長くする
ことにより、抵抗層の比抵抗に対する制限を解消してい
る。そのため、通常の工程で容易に、製造可能な抵抗層
を使用することができる。
例においても、半導体層内の空乏層を拡張するための手
段として、ベース領域（ベース電極）と外縁領域（外縁
電極）とを、ベース領域（ベース電極）の周囲で渦巻き
状に周回して、ベース領域の側から外縁領域の側まで到
達する抵抗層を有している。従って、抵抗層を長くする
ことにより、抵抗層の比抵抗に対する制限を解消してい
る。そのため、通常の工程で容易に、製造可能な抵抗層
を使用することができる。
【００４３】なお、実施例において、１条の抵抗層によ
って、ベース領域（ベース電極）と外縁領域（外縁電
極）とを電気的接続したが、２条以上であってもよく、
また、抵抗層の材質、周回数、半導体装置の他の部分の
構造等については、製造すべき半導体装置のサイズ、用
途等により最適な条件に設定されるべきものである。
って、ベース領域（ベース電極）と外縁領域（外縁電
極）とを電気的接続したが、２条以上であってもよく、
また、抵抗層の材質、周回数、半導体装置の他の部分の
構造等については、製造すべき半導体装置のサイズ、用
途等により最適な条件に設定されるべきものである。
【００４４】
【発明の効果】以上のとおり、本発明のプレーナ型半導
体装置において、抵抗層は、島状領域周囲を外周側に向
って周回して、島状領域と外縁領域とを電気的接続して
いる線条の渦巻き状であるので、抵抗層の抵抗断面積が
小さく、抵抗長さが長い。従って、抵抗層の比抵抗が小
さな場合であっても、抵抗が大きいので、島状領域の側
と外縁領域の側との間に大きな漏れ電流が発生すること
がない。よって、高抵抗の抵抗層を通常の製造方法で得
ることができる。 渦巻き状の抵抗層は線条抵抗層である
ので、１次元の長さパラメータで抵抗層の各点の電位を
ほぼ確定でき、また部分的な各渦巻き状隙間における電
位は近接する確定済の渦巻き状抵抗層の各点電位の内分
で平均的に規定されるものであるから、渦巻き状の抵抗
層をフィールトプレートとして用いると、第１導電型半
導体層の表面側の電位分布の偏りを是正でき、空乏層の
拡がりを均一化により高耐圧化を実現できる。２条の渦
巻き状抵抗層をフィールトプレートとして用いる場合
は、渦巻き状隙間が同じであっても、半周回以内の遅れ
の抵抗層の確定電位が作用するため、渦巻き状隙間の電
位が安定化し、電位分布の偏りを更に是正でき、高耐圧
化に資する。 絶縁膜上に渦巻き状のフィールドプレート
用薄膜抵抗層が形成されていると、絶縁膜下に渦巻き状
の半導体層が形成されている場合に比し、基板表面の空
乏層の拡がりが一様化するため、高耐圧化を実現でき
る。
体装置において、抵抗層は、島状領域周囲を外周側に向
って周回して、島状領域と外縁領域とを電気的接続して
いる線条の渦巻き状であるので、抵抗層の抵抗断面積が
小さく、抵抗長さが長い。従って、抵抗層の比抵抗が小
さな場合であっても、抵抗が大きいので、島状領域の側
と外縁領域の側との間に大きな漏れ電流が発生すること
がない。よって、高抵抗の抵抗層を通常の製造方法で得
ることができる。 渦巻き状の抵抗層は線条抵抗層である
ので、１次元の長さパラメータで抵抗層の各点の電位を
ほぼ確定でき、また部分的な各渦巻き状隙間における電
位は近接する確定済の渦巻き状抵抗層の各点電位の内分
で平均的に規定されるものであるから、渦巻き状の抵抗
層をフィールトプレートとして用いると、第１導電型半
導体層の表面側の電位分布の偏りを是正でき、空乏層の
拡がりを均一化により高耐圧化を実現できる。２条の渦
巻き状抵抗層をフィールトプレートとして用いる場合
は、渦巻き状隙間が同じであっても、半周回以内の遅れ
の抵抗層の確定電位が作用するため、渦巻き状隙間の電
位が安定化し、電位分布の偏りを更に是正でき、高耐圧
化に資する。 絶縁膜上に渦巻き状のフィールドプレート
用薄膜抵抗層が形成されていると、絶縁膜下に渦巻き状
の半導体層が形成されている場合に比し、基板表面の空
乏層の拡がりが一様化するため、高耐圧化を実現でき
る。
【００４５】また、本発明のプレーナ型半導体装置の製
造方法において、抵抗層を形成すべき窓開け部の窓開け
幅を狭くすることにより、抵抗層を低濃度領域として形
成している。従って、低濃度領域たる抵抗層を島状領域
及び外縁領域と同時形成できるので、工程の簡略化が実
現される。
造方法において、抵抗層を形成すべき窓開け部の窓開け
幅を狭くすることにより、抵抗層を低濃度領域として形
成している。従って、低濃度領域たる抵抗層を島状領域
及び外縁領域と同時形成できるので、工程の簡略化が実
現される。
【図１】本発明の実施例１に係るプレーナ型半導体装置
の概略平面図である。
の概略平面図である。
【図２】図２（ａ）は図１のＡ−Ａ′線におけるプレー
ナ型半導体装置の断面図であり 、図２（ｂ）は対応する電位を示すグラフである。
ナ型半導体装置の断面図であり 、図２（ｂ）は対応する電位を示すグラフである。
【図３】本発明の実施例１に係るプレーナ型半導体装置
の製造工程の一部を示す工程断面図である。
の製造工程の一部を示す工程断面図である。
【図４】本発明の実施例２に係るプレーナ型半導体装置
の断面図である。
の断面図である。
【図５】従来の抵抗性フィールドプレート構造のプレー
ナ型半導体装置の断面図である。
ナ型半導体装置の断面図である。
【図６】従来のフィールドプレート構造のプレーナ型半
導体装置の断面図である。
導体装置の断面図である。
【図７】従来のガードリング構造のプレーナ型半導体装
置の断面図である。
置の断面図である。
１，３１・・・プレーナ型半導体装置 ４・・・抵抗層 ６，３３・・・ベース領域 ７，３４・・・外縁領域 ８，３９・・・コレクタ領域 １０，４１・・・空乏層 ３８・・・薄膜抵抗層
Claims (6)
- 【請求項１】第１導電型半導体層の表面側に第２導電型
の島状領域が形成されたプレーナ構造を有する半導体装
置において、前記プレーナ構造の外周部における前記第
１導電型半導体表面側に外縁領域が形成され、前記第１
導電型半導体層の表面側には、前記島状領域周囲を外周
側に向って周回して、前記島状領域と前記外縁領域とを
電気的接続する２条以上の抵抗層が形成されていること
を特徴とするプレーナ型半導体装置。 - 【請求項２】請求項１において、前記抵抗層は、前記第
１導電型半導体層の表面側に、絶縁膜を介して被着され
た薄膜抵抗層であることを特徴とするプレーナ型半導体
装置。 - 【請求項３】第１導電型半導体層の表面側に第２導電型
の島状領域が形成されたプレーナ構造を有する半導体装
置において、前記プレーナ構造の外周部における前記第
１導電型半導体表面側に外縁領域が形成され、前記第１
導電型半導体層の表面側には、前記島状領域周囲を外周
側に向って周回して、前記島状領域と前記外縁領域とを
電気的接続し、前記第１導電型半導体層の表面側に、絶
縁膜を介して被着されたシート抵抗が１０ 5 Ω以上であ
る１条のフィールドプレート用薄膜抵抗層が形成されて
いることを特徴とするプレーナ型半導体装置。 - 【請求項４】請求項２において、前記薄膜抵抗層は、シ
ート抵抗が１０5 Ω以上であることを特徴とするプレー
ナ型半導体装置。 - 【請求項５】 請求項３または４において、前記薄膜抵
抗層は、シート抵抗が２×１０5 Ω以下であることを特
徴とするプレーナ型半導体装置。 - 【請求項６】 第１導電型半導体層の表面側に第２導電
型の島状領域が形成されたプレーナ構造を有する半導体
装置の製造方法において、前記島状領域の形成予定領域
と、前記プレーナ構造の外周部における前記第１導電型
半導体表面側に形成すべき第２導電型の外縁領域の形成
予定領域と、前記第１導電型半導体層の表面側で、前記
島状領域周囲を外周側に向って周回し、前記島状領域と
前記外縁領域とを電気的接続する少なくとも１条の第２
導電型の抵抗領域の形成予定領域と、を窓開け部とする
マスク層を前記第１導電型半導体層の表面側に覆うマス
ク層形成工程と、前記マスク層の窓開け部から前記第１
導電型半導体層表面に不純物を導入する不純物導入工程
と、前記不純物を前記第１導電型半導体層に熱拡散させ
る不純物拡散工程と、を有し、前記マスク層形成工程に
おいて、前記抵抗層を形成すべき窓開け部の窓開け幅
を、前記島状領域及び前記外縁領域を形成すべき窓開け
部の窓開け幅に比して狭くすることにより前記抵抗層を
低濃度領域とすることを特徴とするプレーナ型半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03101571A JP3117023B2 (ja) | 1991-05-07 | 1991-05-07 | プレーナ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03101571A JP3117023B2 (ja) | 1991-05-07 | 1991-05-07 | プレーナ型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04332173A JPH04332173A (ja) | 1992-11-19 |
| JP3117023B2 true JP3117023B2 (ja) | 2000-12-11 |
Family
ID=14304094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03101571A Expired - Lifetime JP3117023B2 (ja) | 1991-05-07 | 1991-05-07 | プレーナ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3117023B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411145A (ja) * | 1990-04-28 | 1992-01-16 | Sumitomo Heavy Ind Ltd | 大型球形ドームの開閉方法及び装置 |
| WO2013069408A1 (ja) | 2011-11-11 | 2013-05-16 | 富士電機株式会社 | 半導体装置 |
| CN108376701A (zh) * | 2017-02-01 | 2018-08-07 | 富士电机株式会社 | 半导体装置 |
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|---|---|---|---|---|
| US5382825A (en) * | 1993-01-07 | 1995-01-17 | Harris Corporation | Spiral edge passivation structure for semiconductor devices |
| US5486718A (en) * | 1994-07-05 | 1996-01-23 | Motorola, Inc. | High voltage planar edge termination structure and method of making same |
| JP5267510B2 (ja) * | 1998-11-05 | 2013-08-21 | 富士電機株式会社 | 半導体装置 |
| JP4960540B2 (ja) * | 1998-11-05 | 2012-06-27 | 富士電機株式会社 | 半導体装置 |
| JP4797225B2 (ja) * | 1999-05-27 | 2011-10-19 | 富士電機株式会社 | 半導体装置 |
| US6525390B2 (en) * | 2000-05-18 | 2003-02-25 | Fuji Electric Co., Ltd. | MIS semiconductor device with low on resistance and high breakdown voltage |
| JP2010118548A (ja) | 2008-11-13 | 2010-05-27 | Mitsubishi Electric Corp | 半導体装置 |
| JP5655932B2 (ja) * | 2011-03-14 | 2015-01-21 | 富士電機株式会社 | 半導体装置 |
| JP5637188B2 (ja) * | 2011-09-27 | 2014-12-10 | 株式会社デンソー | 横型素子を有する半導体装置 |
| JP5238866B2 (ja) * | 2011-10-18 | 2013-07-17 | 株式会社東芝 | 電力用半導体装置 |
| JP6210913B2 (ja) | 2014-03-20 | 2017-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6375176B2 (ja) * | 2014-08-13 | 2018-08-15 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| JP6492903B2 (ja) | 2015-04-08 | 2019-04-03 | 富士電機株式会社 | 半導体装置 |
-
1991
- 1991-05-07 JP JP03101571A patent/JP3117023B2/ja not_active Expired - Lifetime
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| JPH0411145A (ja) * | 1990-04-28 | 1992-01-16 | Sumitomo Heavy Ind Ltd | 大型球形ドームの開閉方法及び装置 |
| WO2013069408A1 (ja) | 2011-11-11 | 2013-05-16 | 富士電機株式会社 | 半導体装置 |
| US9443966B2 (en) | 2011-11-11 | 2016-09-13 | Fuji Electric Co., Ltd. | High breakdown voltage semiconductor device |
| CN108376701A (zh) * | 2017-02-01 | 2018-08-07 | 富士电机株式会社 | 半导体装置 |
| US10134846B2 (en) | 2017-02-01 | 2018-11-20 | Fuji Electric Co., Ltd. | Semiconductor device |
| CN108376701B (zh) * | 2017-02-01 | 2023-06-16 | 富士电机株式会社 | 半导体装置 |
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|---|---|
| JPH04332173A (ja) | 1992-11-19 |
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