JP5655932B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
最近、半導体電力変換装置において、マトリックスコンバータなどの直接リンク形変換回路への双方向スイッチング素子の適用が着目されている。マトリックスコンバータは、例えば、ＡＣ（交流）／ＡＣ変換、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換などを行う。直接リンク形変換回路への双方向スイッチング素子の適用は、回路の小型化、軽量化、高効率化、高速応答化および低コスト化などを図ることができるため着目されている。
マトリックスコンバータは、インバータ／コンバータよりも電力変換効率が高いという特徴を有する。通常、インバータ／コンバータが、交流電源から直流の中間電圧を生成して、この中間電圧をさらに交流電圧に変換するのに対し、マトリックスコンバータは、中間電圧を生成することなく、直接、交流電源から交流電圧を生成するからである。
さらに、インバータ／コンバータは、中間電圧を生成するコンデンサに電解コンデンサを用いるため、電解コンデンサの寿命によって装置の寿命が決まるなどの問題があった。それに対して、マトリックスコンバータは、交流電源と交流電圧の出力部との間に中間電圧を生成するコンデンサを備える必要がないため、インバータ／コンバータに生じていた上記問題を回避することができる。
図１１は、マトリックスコンバータを示す等価回路図である。また、図１２は、従来の逆阻止型半導体装置を示す等価回路図である。図１３は、従来の逆阻止型半導体装置の電気的特性を示す特性図である。図１１に示すようなマトリックスコンバータに適用するパワー半導体素子１０１は、図１２に示すように、逆耐圧を有する２個のトランジスタ１０２が逆並列に接続された構成の逆阻止型半導体装置である。図１３に示すように、逆阻止型半導体装置は、通常の順方向耐圧（ソース電位を基準にドレインへ正電圧を印加）を有し、かつ順方向耐圧と同等の逆方向耐圧（ソース電位を基準にドレインへ負電圧を印加）を有する。
図１４は、従来の逆阻止型半導体装置を示す断面図である。図１４に示す逆阻止型半導体装置は、ｎ-ドリフト領域２０１となる半導体基板のおもて面に、ｐウェル領域２０２、ｎ+ソース領域２０３、ゲート酸化膜２０４、ゲート電極２０５およびソース電極２０６などからなるＭＯＳゲート構造が設けられている。半導体基板のおもて面の端部には、ｐ型領域（以下、ＦＰ：フィールドプレートとする）２０７が設けられている。半導体基板の側面には、ＦＰ２０７に接し、かつ半導体基板のおもて面から裏面に貫通するｐ型領域２０８が設けられている。半導体基板の裏面には、ｎ-ドリフト領域２０１に接するドレイン電極２０９が設けられている。
このような従来の逆阻止型半導体装置として、ＧａＮ半導体またはＳｉＣ半導体を主たる半導体結晶とする半導体基板からなるｎ-型ドリフト層の一方の表面層にゲート電極とエミッタ電極を含むＭＯＳゲート構造を備え、チップ化のための切断端面が、前記ｎ-型ドリフト層の表面と裏面とを連結するｐ型保護領域を有し、前記ｎ-型ドリフト層の裏面に接触するコレクタ電極がショットキー性金属膜を有する装置が提案されている（例えば、下記特許文献１参照。）。
また、別の従来の逆阻止型半導体装置として、シリコン基板と、シリコン基板上に形成されたバッファ層と、バッファ層上に形成された窒化ガリウム半導体層と、シリコン基板の裏面からシリコン基板ならびにバッファ層を貫通して窒化ガリウム半導体層に達する深さで形成されたトレンチ溝と、当該トレンチ溝の中に形成された金属膜と、を備え、金属膜と窒化ガリウム半導体層とがショットキー接合を形成する装置が提案されている（例えば、下記特許文献２参照。）。
特開２００９−１２３９１４号公報 特開２０１０−２５８３２７号公報
しかしながら、上述した特許文献１に示す技術では、チップ状に切断された半導体基板の切断面（以下、側面とする）に、例えばイオン注入およびアニールによって、当該半導体基板の導電型と異なる導電型の半導体領域を所望の幅や深さで形成することが困難である。このため、容易に逆方向耐圧を得ることのできる構成を有する半導体装置の開発が望まれる。また、上述した特許文献１に示す技術では、ドレイン電極に逆方向電圧が印加されたときに、半導体基板の外周部のおもて面側および裏面側に逆漏れ電流が増大する虞がある。逆漏れ電流が発生した場合、逆方向耐圧が低下するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、高い逆方向耐圧を有する半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、漏れ電流を低減することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体材料からなる第１導電型の半導体基板と、前記半導体基板の第１の主面に設けられた制御電極と、前記半導体基板の第２の主面および側面に設けられ、当該半導体基板とのショットキー接合を形成する出力電極と、前記半導体基板の少なくとも外周端部に設けられ、少なくとも当該外周端部から生じる漏れ電流を低減する層と、を備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記漏れ電流を低減する層は、前記半導体基板の第１の主面の表面層に設けられた、前記出力電極に接する第２導電型の第１の半導体領域であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の半導体領域は、前記出力電極とのオーミック接合を形成することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記漏れ電流を低減する層は、前記半導体基板の第２の主面の表面層に設けられた、前記出力電極に接する第２導電型の第２の半導体領域であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記漏れ電流を低減する層は、前記半導体基板の第１の主面を覆う絶縁膜であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記漏れ電流を低減する層は、前記出力電極に電気的に接続された補助電極であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記漏れ電流を低減する層は、前記半導体基板の第１の主面を覆う絶縁膜と、前記出力電極に接し、当該出力電極から前記絶縁膜の表面に跨って設けられた補助電極と、からなり、前記補助電極は、前記半導体基板の第１の主面に露出する前記第１の半導体領域に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記漏れ電流を低減する層は、さらに、前記半導体基板の第２の主面の表面層に設けられた、前記出力電極に接する第２導電型の第２の半導体領域を含むことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記出力電極は、前記半導体基板の第２の主面から第１の主面にかけて、第１の主面の外周端部に跨って設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は、炭化珪素または窒化ガリウムからなることを特徴とする。
上述した発明によれば、半導体基板からなるｎ-ドリフト領域と、半導体基板の裏面に設けられた出力電極との界面からだけでなく、ｎ-ドリフト領域と、半導体基板の側面に設けられた出力電極との界面からも空乏層が伸びる。このため、従来のように半導体基板の側面にｐ型領域（図１４のｐ型領域２０８）を形成することなく、逆方向耐圧を維持する構成の逆阻止型半導体装置を構成することができる。したがって、従来の半導体装置よりも容易に逆方向耐圧を有する半導体装置を構成することができる。
また、半導体基板の外周部において、半導体基板のおもて面に露出するｎ-ドリフト領域を覆う漏れ電流を低減する層を備える。これにより、ドレイン電極に逆方向電圧が印加されたときに、逆漏れ電流を低減することができる。
また、シリコンよりもバンドギャップが広い半導体材料（以下、ワイドバンドギャップ半導体材料とする）からなる半導体基板を用いることで、シリコンからなる半導体基板を用いる場合に比べて、ｎ-ドリフト領域と出力電極とによるショットキー接合によって維持される逆方向耐圧を向上することができる。
本発明にかかる半導体装置によれば、逆方向耐圧を向上することができるという効果を奏する。また、漏れ電流を低減することができるという効果を奏する。
図１は、実施の形態にかかる半導体装置を示す断面図である。 図２は、実施の形態にかかる半導体装置の別の一例を示す断面図である。 図３は、実施の形態にかかる半導体装置の別の一例を示す断面図である。 図４は、実施の形態にかかる半導体装置の別の一例を示す断面図である。 図５は、実施の形態にかかる半導体装置の別の一例を示す断面図である。 図６は、実施の形態にかかる半導体装置の別の一例を示す断面図である。 図７は、実施の形態にかかる半導体装置の別の一例を示す断面図である。 図８は、実施の形態にかかる半導体装置の別の一例を示す断面図である。 図９は、実施の形態にかかる半導体装置の別の一例を示す断面図である。 図１０は、実施の形態にかかる半導体装置の電気的特性について示す特性図である。 図１１は、マトリックスコンバータを示す等価回路図である。 図１２は、従来の逆阻止型半導体装置を示す等価回路図である。 図１３は、従来の逆阻止型半導体装置の電気的特性を示す特性図である。 図１４は、従来の逆阻止型半導体装置を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
図１は、実施の形態にかかる半導体装置を示す断面図である。図１に示す半導体装置には、半導体装置がオン状態のときに電流が流れる活性領域１０と、活性領域１０を囲む耐圧構造部１１とが設けられている。耐圧構造部１１は、ｎ-ドリフト領域１となるｎ型（第１の導電型）の半導体基板の外周部に設けられている。この耐圧構造部１１は、図１に示す断面図でみて、活性領域１０の左右に位置する。半導体基板は、シリコンよりもバンドギャップが広い半導体材料（いわゆる「ワイドバンドギャップ半導体材料」）からなる。
具体的には、半導体基板は、例えば、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）からなるのが好ましい。ワイドバンドギャップ半導体材料からなる半導体基板を用いることで、シリコンからなる半導体基板を用いる場合に比べて、後述するショットキー接合によって維持される逆方向耐圧を向上することができる。また、ワイドバンドギャップ半導体材料からなる半導体基板を用いることで、シリコンからなる半導体基板を用いる場合に比べて、低損失で、かつ高効率な半導体装置を作製することができる。
活性領域１０において、半導体基板のおもて面（第１の主面）の表面層には、ｐウェル領域２が選択的に設けられている。ｐウェル領域２の表面層には、ｎ+ソース領域３が選択的に設けられている。ｎ-ドリフト領域１とｎ+ソース領域３との間で半導体基板のおもて面に露出するｐウェル領域２の表面には、ゲート酸化膜４を介してゲート電極５が設けられている。
ソース電極６は、ｐウェル領域２およびｎ+ソース領域３に接する。また、ソース電極６は、図示省略する層間絶縁膜によってゲート電極（制御電極）５と絶縁されている。このように、活性領域１０において、半導体基板のおもて面には、ｐウェル領域２、ｎ+ソース領域３、ゲート電極５およびソース電極６などからなるＭＯＳゲート構造が設けられている。
半導体基板の裏面（第２の主面）からチップ状に切断された半導体基板の切断面（以下、側面とする）にかけて、ｎ-ドリフト領域１に接するドレイン電極（出力電極）７が設けられている。ドレイン電極７は、活性領域１０から耐圧構造部１１にかけて設けられ、半導体基板の裏面および側面の全面に設けられている。
ドレイン電極７は半導体基板からなるｎ-ドリフト領域１とのショットキー接合を形成するように設けられており、半導体基板の裏面および側面の全面に、ドレイン電極７とｎ-ドリフト領域１とによるショットキー接合が形成されている。これにより、ドレイン電極７に逆方向電圧が印加されたときに、半導体基板の裏面および側面の、ｎ-ドリフト領域１とドレイン電極７との界面から空乏層が伸びる。このため、半導体装置の逆方向耐圧を維持することができる。
ドレイン電極７の側面は、例えば、裏面側（ドレイン側）からおもて面側（ソース側）に向かって半導体基板の幅が徐々に広くなるような斜度で傾いた構成（テーパー状）とすることができる。また、ドレイン電極７の側面は、例えば、おもて面側（ソース側）から裏面側（ドレイン側）に向かって半導体基板の幅が徐々に広くなるような斜度で傾いた構成（テーパー状）であってもよく、半導体基板のおもて面に対して垂直であってもよい。
図１に示すように、耐圧構造部１１として、半導体基板の少なくとも外周端部に、外周端部からの漏れ電流を低減する層（以下、漏れ電流低減層とする）２０を設ける。図１に示す断面図でみて、漏れ電流低減層２０は、耐圧構造部１１の少なくとも左右の外周端部から活性領域１０に至るまでの間に設ける。なお、耐圧構造部１１の表面には、ｐ型のガードリングやフィールドリミッティングリングを複数設けてもよい。これらｐ型のガードリングやフィールドリミッティングリングを設けることによって、耐圧構造部１１の幅を狭めることができる。
耐圧構造部１１の外周端部から活性領域１０に至るまでの間に漏れ電流低減層２０を設けることで、耐圧構造部１１において、半導体基板のおもて面にｎ-ドリフト領域１が露出しない。このため、ソース電位を基準としてドレイン電極７に負電圧（逆方向電圧）が印加されたときに、耐圧構造部１１のｎ-ドリフト領域１の半導体基板おもて面側にキャリアが発生しない。これにより、逆方向電圧印加時の漏れ電流（以下、逆漏れ電流とする）を低減することができる。
また、漏れ電流低減層２０の外周端部２０ａは、ドレイン電極７の上端部７ａに接するように設ける。漏れ電流低減層２０の外周端部２０ａをドレイン電極７の上端部７ａに接するように設けた場合、漏れ電流低減層２０の外周端部２０ａとドレイン電極７の上端部７ａとの間にｎ-ドリフト領域１が露出する隙間が生じない。
これにより、ドレイン電極７に逆方向電圧が印加されたときに、半導体基板の外周端部近傍のｎ-ドリフト領域１にキャリアが発生しないため、逆方向電圧印加時の漏れ電流（以下、逆漏れ電流とする）を低減することができる。漏れ電流低減層２０は、例えば、半導体基板のおもて面の表面を覆う層であってもよいし、半導体基板の内部に設けられた層であってもよい。図１では図示を省略するが、漏れ電流低減層２０は活性領域１０を囲んでいる。
つぎに、図１を用いて説明した漏れ電流低減層２０の各種構成例について、図２〜図４を用いて説明する。図２〜図４は、実施の形態にかかる半導体装置の別の一例を示す断面図である。図２，図４は、半導体基板のおもて面の表面に漏れ電流低減層２０を設けた場合の一例である。図３は、漏れ電流低減層２０を半導体基板のおもて面の表面層に設けた場合の一例である。以下、図２〜図４に示す半導体装置の説明において示す漏れ電流低減層２０は、図１に示す漏れ電流低減層２０の一例である（図５〜図９に示す半導体装置についても同様に、半導体装置の説明において示す漏れ電流低減層２０は、図１に示す漏れ電流低減層２０である）。
図２に示す半導体装置において、漏れ電流低減層２０は、半導体基板の外周部の少なくとも半導体基板のおもて面に露出するｎ-ドリフト領域１を覆う絶縁膜２１である。外周部とは、活性領域１０よりも外側の部分であり、耐圧構造部１１を示す。図２に示す構成例では、絶縁膜２１の外周端部２１ａとドレイン電極７の上端部７ａとの間にｎ-ドリフト領域１が露出する隙間がない状態で設ける。
図２においては、漏れ電流低減層２０として絶縁膜２１を設けた構成の半導体装置を示している。図２に示す半導体装置においては、他の構成であるｎ-ドリフト領域１、ｐウェル領域２、ｎ+ソース領域３、ゲート酸化膜４、ゲート電極５、ソース電極６、ドレイン電極７は、図１に示す半導体装置と同様の配置で構成されている。
このように、耐圧構造部１１に漏れ電流低減層２０として絶縁膜２１を設けることにより、半導体基板のおもて面に露出するｎ-ドリフト領域１を少なくすることができる。これにより、ドレイン電極７に逆方向電圧が印加されたときに、半導体基板の外周部でのキャリアの発生を抑え、逆漏れ電流が増大することを防止することができる。
図３に示す半導体装置では、漏れ電流低減層２０は、半導体基板の外周部のおもて面の表面層に設けられ、かつ半導体基板の側面に設けられたドレイン電極７に接する第１のｐ型領域（第２導電型の第１の半導体領域）２２である。第１のｐ型領域２２は、半導体基板のおもて面の外周端部に露出するように設けられる。図３に示す構成例では、第１のｐ型領域２２の外周端部２２ａとドレイン電極７の上端部７ａとの間にｎ-ドリフト領域１が露出する隙間がない状態で設ける。
半導体基板の外周部に第１のｐ型領域２２を設けることによって、第１のｐ型領域２２の突出が順バイアス時には、活性領域から耐圧構造部に向かって伸びる空乏層に対して逆方向となり、空乏層の拡がりを抑制し、チャネルストッパの働きをする。逆バイアス時には、ドレイン電極から活性領域に向かって伸びる空乏層に対して第１のｐ型領域２２の突出が順方向となり、空乏層を拡げて電界強度の緩和を図ることができる。第１のｐ型領域２２と、半導体基板の側面に設けられたドレイン電極７との接合は、ドレイン電極７の電位を安定させるためにオーミック接合となっているのが望ましい。
図３に示す半導体装置においては、漏れ電流低減層２０として第１のｐ型領域２２を設けた構成であり、他の構成であるｎ-ドリフト領域１、ｐウェル領域２、ｎ+ソース領域３、ゲート酸化膜４、ゲート電極５、ソース電極６、ドレイン電極７は、図１に示す半導体装置と同様の配置で構成されている。また、第１のｐ型領域２２とｐウェル領域２との間の半導体基板上には図示していない絶縁膜を設けてもよい。
このように、第１のｐ型領域２２を設けることにより、第１のｐ型領域２２とｎ-ドリフト領域１とからなるｐｎ接合部からも空乏層が伸びる。このため、ドレイン電極７に逆方向電圧が印加されたときに、逆漏れ電流が発生しやすい半導体基板のおもて面側の角部４１から生じる逆漏れ電流を抑制することができる。半導体基板のおもて面に第１のｐ型領域２２を設けた場合、半導体基板のおもて面側の角部４１とは、半導体基板のおもて面側の外周端部における第１のｐ型領域２２とドレイン電極７との界面部分である。
図４に示す半導体装置では、半導体基板の側面から半導体基板のおもて面にかけて、おもて面の外周端部に跨るようにドレイン電極２３を設けている。ドレイン電極２３は、半導体基板の裏面および側面の全面、およびおもて面の一部に設けられている。ドレイン電極２３が半導体基板のおもて面に跨る折り返し部２３ａの幅は、半導体装置の設計条件に合わせて種々変更可能であり、少なくとも半導体基板のおもて面側の角部４１を覆うような幅であればよい。この場合、ドレイン電極２３の、半導体基板のおもて面の外周部を覆う部分（折り返し部２３ａ）が漏れ電流低減層２０となる。
図４に示す半導体装置においては、漏れ電流低減層２０としてドレイン電極２３の折り返し部２３ａを設けた構成であり、他の構成であるｎ-ドリフト領域１、ｐウェル領域２、ｎ+ソース領域３、ゲート酸化膜４、ゲート電極５、ソース電極６、ドレイン電極２３は、図１に示す半導体装置と同様の配置で構成されている。
図４に示す半導体装置においては、ドレイン電極２３の折り返し部２３ａを、半導体基板のおもて面の外周端部を含む外周部の一部を覆うように設けることが望ましい。また、ドレイン電極２３の折り返し部２３ａとｐウェル領域２との間の半導体基板上には図示していない絶縁膜を設けてもよい。
また、半導体基板の外周部において、ドレイン電極２３の折り返し部２３ａの活性領域１０側の端部からｐウェル領域２の耐圧構造部１１側の端部にかけて、半導体基板のおもて面に露出するｎ-ドリフト領域１の幅が短くなるにしたがい、活性領域１０の耐圧構造部１１側の端部近傍の電界強度が高くなる。このため、ドレイン電極２３の折り返し部２３ａの幅は、半導体装置の設計条件に合わせて種々変更するのがよい。
ドレイン電極２３の折り返し部２３ａを設けることにより、ドレイン電極２３に逆方向電圧が印加されたときに、半導体基板のおもて面の、ｎ-ドリフト領域１とドレイン電極２３の折り返し部２３ａとの界面からも空乏層が伸びる。このため、ドレイン電極２３に逆方向電圧が印加されたときに、逆漏れ電流が発生しやすい半導体基板のおもて面側の角部４２から生じる逆漏れ電流を抑制することができる。半導体基板の外周部のおもて面全面にｎ-ドリフト領域１が露出する場合、半導体基板のおもて面側の角部４２とは、半導体基板のおもて面側の外周端部におけるｎ-ドリフト領域１とドレイン電極７との界面部分である。
また、漏れ電流低減層２０は、上述した絶縁膜２１、第１のｐ型領域２２および、半導体基板の側面からおもて面の外周部に跨って設けられたドレイン電極２３の折り返し部２３ａを種々組み合わせて備えていてもよい。図５〜図９は、実施の形態にかかる半導体装置の別の一例を示す断面図である。
図５に示す半導体装置において、漏れ電流低減層２０は、半導体基板の外周部の少なくとも半導体基板のおもて面に露出するｎ-ドリフト領域１を覆う絶縁膜２１、および半導体基板のおもて面の外周端部に露出する第１のｐ型領域２２である。図５に示す半導体装置においては、半導体基板の外周部において、半導体基板のおもて面に、ｎ-ドリフト領域１および第１のｐ型領域２２が露出する。
このため、絶縁膜２１は、半導体基板のおもて面に露出するｎ-ドリフト領域１および第１のｐ型領域２２を覆ってもよい。図５に示す構成例では、第１のｐ型領域２２の外周端部２２ａをドレイン電極７の上端部７ａとの間にｎ-ドリフト領域１が露出する隙間がない状態で設ける。絶縁膜２１の外周端部２１ａをドレイン電極７の上端部７ａとの間に第１のｐ型領域２２が露出する隙間がない状態で設けてもよい。
図５に示す半導体装置においては、漏れ電流低減層２０として絶縁膜２１および第１のｐ型領域２２を設けた構成であり、他の構成であるｎ-ドリフト領域１、ｐウェル領域２、ｎ+ソース領域３、ゲート酸化膜４、ゲート電極５、ソース電極６、ドレイン電極７は、図１に示す半導体装置と同様の配置で構成されている。
図５に示す半導体装置においては、絶縁膜２１および第１のｐ型領域２２を設けることにより、絶縁膜２１によって、半導体基板の外周部でのキャリアの発生を抑え、逆漏れ電流が増大することを防止することができる。また、第１のｐ型領域２２によって、ドレイン電極７に逆方向電圧が印加されたときに、逆漏れ電流が発生しやすい半導体基板のおもて面側の角部４１から生じる逆漏れ電流を抑制することができる。
図６に示す半導体装置において、漏れ電流低減層２０は、半導体基板のおもて面の外周端部に露出する第１のｐ型領域２２および、半導体基板の側面からおもて面の外周部に跨るドレイン電極２３の折り返し部２３ａである。図６に示す半導体装置においては、半導体基板の外周部において、半導体基板のおもて面に、ｎ-ドリフト領域１および第１のｐ型領域２２が露出する。
このため、ドレイン電極２３の、半導体基板のおもて面に設けられた部分（折り返し部２３ａ）は、半導体基板のおもて面に露出する第１のｐ型領域２２を覆う。図６に示す構成例では、第１のｐ型領域２２の外周端部２２ａを、ｎ-ドリフト領域１がドレイン電極２３の折り返し部２３ａに接し、隙間がない状態で設ける。
図６に示す半導体装置においては、漏れ電流低減層２０として第１のｐ型領域２２およびドレイン電極２３の折り返し部２３ａを設けた構成であり、他の構成であるｎ-ドリフト領域１、ｐウェル領域２、ｎ+ソース領域３、ゲート酸化膜４、ゲート電極５、ソース電極６、ドレイン電極２３は、図１に示す半導体装置と同様の配置で構成されている。
このように、第１のｐ型領域２２およびドレイン電極２３の折り返し部２３ａを設けることにより、第１のｐ型領域２２によって、逆漏れ電流が発生しやすい半導体基板のおもて面側の角部４１から生じる逆漏れ電流を抑制することができる。また、ドレイン電極２３の折り返し部２３ａによって、ドレイン電極２３に逆方向電圧が印加されたときに、逆漏れ電流が発生しやすい半導体基板のおもて面側の角部４２から生じる逆漏れ電流を抑制することができる。
図７に示す半導体装置において、漏れ電流低減層２０は、半導体基板の外周部の少なくとも半導体基板のおもて面に露出するｎ-ドリフト領域１を覆う絶縁膜２１、およびドレイン電極７に接する補助電極２４である。図７に示す半導体装置においては、絶縁膜２１は、少なくとも半導体基板のおもて面側の角部４２を覆う。補助電極２４は、ドレイン電極７に接し、かつドレイン電極７から絶縁膜２１の表面に跨って絶縁膜２１の一部を覆う。補助電極２４は、ｎ-ドリフト領域１に接していないため、ショットキー接合を形成しなくてもよい。
図７に示す半導体装置においては、補助電極２４は、フィールドプレートとして機能し、ドレイン電極７に逆方向電圧が印加されたときに、半導体基板のおもて面側の電界強度を弱める。これにより、半導体装置の逆方向耐圧を維持しやすくすることができる。図７に示す構成例では、絶縁膜２１の外周端部２１ａをドレイン電極７の上端部７ａとの間にｎ-ドリフト領域１が露出する隙間がない状態で設ける。補助電極２４はドレイン電極７の上端部７ａに接合するよう、これら補助電極２４とドレイン電極７の上端部７ａとの間に隙間がない状態で設ける。
図７に示す半導体装置においては、漏れ電流低減層２０として絶縁膜２１および補助電極２４を設けた構成であり、他の構成であるｎ-ドリフト領域１、ｐウェル領域２、ｎ+ソース領域３、ゲート酸化膜４、ゲート電極５、ソース電極６、ドレイン電極７は、図１に示す半導体装置と同様の配置で構成されている。
このように、絶縁膜２１および補助電極２４を設けることにより、絶縁膜２１によって、半導体基板の外周部でのキャリアの発生を抑え、逆漏れ電流が増大することを防止することができる。また、補助電極２４によって、ドレイン電極７に逆方向電圧が印加されたときに、半導体基板のおもて面の電界強度が低減される。このため、半導体装置の逆方向耐圧を維持しやすくすることができる。
図８に示す半導体装置において、漏れ電流低減層２０は、半導体基板の外周部の少なくとも半導体基板のおもて面に露出するｎ-ドリフト領域１を覆う絶縁膜２１、半導体基板のおもて面の外周端部に露出する第１のｐ型領域２２、およびドレイン電極７に電気的に接続された補助電極２５である。図８に示す半導体装置においては、半導体基板の外周部において、半導体基板のおもて面に、ｎ-ドリフト領域１および第１のｐ型領域２２が露出する。
図８に示す半導体装置においては、絶縁膜２１は、第１のｐ型領域２２の一部を覆ってもよい。補助電極２５は、おもて面の外周端部から絶縁膜２１の表面に跨って設けられている。絶縁膜２１に覆われていない第１のｐ型領域２２は、補助電極２５によって覆われている。
図８に示す半導体装置おいて、図７に示す半導体装置と異なる点は、第１のｐ型領域２２を備える点と、半導体基板のおもて面に露出する第１のｐ型領域２２に補助電極２５が接する点である。補助電極２５は、第１のｐ型領域２２に接し、かつ第１のｐ型領域２２から絶縁膜２１の表面に跨って設けられることで、例えば段差状の断面形状を有する。補助電極２５は、第１のｐ型領域２２を介して、半導体基板の側面に設けられたドレイン電極７に電気的に接続されている。
このため、補助電極２５は、半導体基板の側面に設けられたドレイン電極７に直接接していてもよいし、接していなくてもよい。図８に示す構成例では、第１のｐ型領域２２の外周端部をドレイン電極７の上端部７ａとの間にｎ-ドリフト領域１が露出する隙間がない状態で設ける。
図８に示す半導体装置においては、漏れ電流低減層２０として絶縁膜２１、第１のｐ型領域２２および補助電極２５を設けた構成であり、他の構成であるｎ-ドリフト領域１、ｐウェル領域２、ｎ+ソース領域３、ゲート酸化膜４、ゲート電極５、ソース電極６、ドレイン電極７は、図１に示す半導体装置と同様の配置で構成されている。
このように、図８に示す半導体装置においては、絶縁膜２１、第１のｐ型領域２２および補助電極２５を設けることにより、絶縁膜２１によって、半導体基板の外周部でのキャリアの発生を抑え、逆漏れ電流が増大することを防止することができる。また、図８に示す半導体装置においては、第１のｐ型領域２２を設けることによって、逆漏れ電流が発生しやすい半導体基板のおもて面側の角部４１から生じる逆漏れ電流を抑制することができる。
また、図８に示す半導体装置においては、補助電極２５を設けることによって、ドレイン電極７に逆方向電圧が印加されたときに、半導体基板のおもて面の電界強度を低減することができる。このように、図８に示す半導体装置によれば、半導体装置の逆方向耐圧を維持しやすくすることができる。
また、図９に示す半導体装置は、図８に示す半導体装置の構成に加えて、漏れ電流低減層２０として、さらに、半導体基板の裏面の表面層であって、かつ半導体基板の側面に設けられたドレイン電極７に接する第２のｐ型領域（第２導電型の第２の半導体領域）２６を設けている。
第２のｐ型領域２６は、半導体基板の裏面側の角部４３に設けられており、半導体基板の側面および裏面に設けられたドレイン電極７に接する。半導体基板の裏面側の角部４３とは、第２のｐ型領域２６を設けていない場合の、半導体基板の裏面側の外周端部におけるｎ-ドリフト領域１とドレイン電極７との界面部分である。
図９に示す半導体装置は、漏れ電流低減層２０として絶縁膜２１、第１のｐ型領域２２、補助電極２５のほかに、さらに第２のｐ型領域２６を設けた構成であり、他の構成であるｎ-ドリフト領域１、ｐウェル領域２、ｎ+ソース領域３、ゲート酸化膜４、ゲート電極５、ソース電極６、ドレイン電極７は、図１に示す半導体装置と同様の配置で構成されている。
このように、第２のｐ型領域２６を設けることにより、第２のｐ型領域２６とｎ-ドリフト領域１とからなるｐｎ接合部からも空乏層が伸びる。このため、ドレイン電極７に逆方向電圧が印加されたときに、逆漏れ電流が発生しやすい半導体基板の裏面側の角部４３から生じる逆漏れ電流を抑制することができる。
上述した図５〜図８に示す半導体装置は、図２〜図４に示す半導体装置に漏れ電流低減層２０として設けられた絶縁膜２１、第１のｐ型領域２２およびドレイン電極２３の折り返し部２３ａのいずれかを２つ以上含む。このため、図５〜図８に示す半導体装置は、図１〜図４に示す半導体装置で得られるそれぞれの効果を複数組み合わせた効果を得ることができる。具体的には、それぞれの場合において、以下のような効果を得ることができる。
半導体基板の外周部の少なくとも半導体基板のおもて面に露出するｎ-ドリフト領域１を覆う絶縁膜２１を設けた場合（図５，図７，図８）には、ドレイン電極７に逆方向電圧が印加されたときに、半導体基板の外周部でのキャリアの発生を抑え、逆漏れ電流が増大することを防止することができる。
半導体基板のおもて面の外周端部に露出する第１のｐ型領域２２を設けた場合（図５，図６，図８）、および半導体基板の側面からおもて面の外周部に跨ってドレイン電極２３の折り返し部２３ａを設けた場合（図６）には、それぞれ、第１のｐ型領域２２とｎ-ドリフト領域１とからなるｐｎ接合部、およびｎ-ドリフト領域１とドレイン電極２３の折り返し部２３ａとの界面からも空乏層が伸びる。このため、ドレイン電極７に逆方向電圧が印加されたときに、半導体基板のおもて面側の角部４１から生じる逆漏れ電流を抑制することができる。
ドレイン電極７に電気的に接続された補助電極２４，２５を設けた場合（図７，図８）には、補助電極２４，２５によって、ドレイン電極７に逆方向電圧が印加されたときに、半導体基板のおもて面の電界強度を低減することができる。このため、半導体装置の逆方向耐圧を維持しやすくすることができる。
また、上述した図１〜図７に示す半導体装置は、図９に示す半導体装置に漏れ電流低減層２０として設けられた、半導体基板の裏面側の角部４３に第２のｐ型領域２６を設けてもよい。半導体基板の裏面側の角部４３に第２のｐ型領域２６を設けた場合（図９）には、第２のｐ型領域２６とｎ-ドリフト領域１とからなるｐｎ接合部からも空乏層が伸びる。このため、ドレイン電極７に逆方向電圧が印加されたときに、半導体基板の裏面側の角部４３から生じる逆漏れ電流を抑制することができる。
ショットキー接合を形成する半導体基板のおもて面および裏面は、半導体基板表面から生じる逆漏れ電流を低減するために、平坦で清浄な面であることが好ましい。
上述した各構成例における半導体基板の側面は、半導体基板のおもて面に垂直であってもよいし、テーパー状であってもよい。図１〜図９に示した構成例では、半導体基板の側面が、裏面側（ドレイン側）からおもて面側（ソース側）に向かって半導体基板の幅が徐々に広くなるような斜度で傾いた構成とした。ショットキー電極が接触する半導体基板の界面は、平坦で清浄な面に加工されている必要がある。半導体基板の側面をテーパー状にした場合、半導体基板の側面がおもて面に対して垂直な場合に比べて、スパッタリング法や蒸着法によって、半導体基板の裏面および側面にドレイン電極７，２３を形成しやすくなる。
このため、半導体基板の側面をテーパー状にすることで、半導体基板の側面がおもて面に対して垂直な場合に比べて、半導体基板の側面の全面にドレイン電極７，２３となる金属膜を均一に成膜しやすくなる。また、半導体基板の側面にドレイン電極７，２３となる金属膜を成膜した後に、ドレイン電極７，２３となる金属膜にアニール処理を均一に行うことができる。これにより、半導体基板の側面に制御性よくドレイン電極７，２３を形成することができる。
半導体基板の側面にドレイン電極７，２３となる金属膜を均一に成膜しアニールすることができるのであれば、半導体基板の側面はおもて面に対して垂直であってもよい。また、半導体基板の側面にドレイン電極７，２３によるショットキー接合を形成することができるのであれば、半導体基板の側面はおもて面に対して垂直であってもよい。
実施の形態にかかる半導体装置の漏れ電流の大きさについて検証した。図１０は、実施の形態にかかる半導体装置の電気的特性について示す特性図である。図１０に、上述した図１〜図９に示す半導体装置の逆漏れ電流波形を示す。図１０の横軸は、ソース電位を基準としてドレインに印加する電圧Ｖｓｄである。図１０の縦軸は、ドレインに電圧Ｖｓｄを印加したときに流れる漏れ電流Ｉｓｄである。電圧Ｖｓｄは、ドレインに負電圧を印加した場合を正とする。漏れ電流Ｉｓｄは、ソースからドレインに流れる電流を正とする。
図１０において、第１の曲線３１は、漏れ電流低減層２０を設けていない半導体装置の逆漏れ電流波形である。漏れ電流低減層２０を設けていない半導体装置は、実施の形態にかかる半導体装置に設けられた漏れ電流低減層２０による効果を検証するための半導体装置である。第２の曲線３２は、図１〜図８に示す半導体装置の逆漏れ電流波形である。第３の曲線３３は、図９に示す半導体装置の逆漏れ電流波形である。
図１０に示すように、図１〜図９に示す半導体装置（第２の曲線３２，第３の曲線３３）は、漏れ電流低減層２０を設けていない半導体装置（第１の曲線３１）に比べて逆漏れ電流が小さくなる。これにより、半導体基板の外周部や裏面側の角部４３における逆漏れ電流の発生が抑制されていることを確認することができた。
また、図９に示す半導体装置（第３の曲線３３）は、図１〜図８に示す半導体装置（第２の曲線３２）に比べて逆漏れ電流が小さくなる。これにより、図９に示す半導体装置が半導体基板の裏面側の角部４３における逆漏れ電流の発生を防止することができる分だけ、図１〜図８に示す半導体装置よりも逆漏れ電流を低減することを確認することができた。
以上、説明したように、実施の形態によれば、半導体基板の裏面から側面にかけてドレイン電極７が設けられている。ドレイン電極７は、半導体基板からなるｎ-ドリフト領域１とのショットキー接合を形成する。これにより、ｎ-ドリフト領域１と、半導体基板の裏面に設けられたドレイン電極７との界面からだけでなく、ｎ-ドリフト領域１と、半導体基板の側面に設けられたドレイン電極７との界面からも空乏層が伸びる。このため、従来のように半導体基板の側面にｐ型領域（図１４のｐ型領域２０８）を形成することなく、逆方向耐圧を維持する構成の逆阻止型半導体装置を構成することができる。
実施の形態の半導体装置は、従来の半導体装置のように半導体基板の側面にｐ型領域を形成する必要がない。したがって、例えばイオン注入およびアニールによって半導体基板の側面にｐ型領域を形成する従来の半導体装置に比べて、例えばスパッタ法や蒸着法によりドレイン電極７を形成するのみで逆阻止型半導体装置を容易に得ることができる。
これにより、実施の形態によれば、従来の半導体装置（図１４参照）を作製する場合に比べて、逆阻止型半導体装置を容易に作製することができる。また、実施の形態によれば、半導体基板の側面をテーパー状にすることで、さらにドレイン電極７を形成しやすい構成の逆阻止型半導体装置を作製することができる。
また、実施の形態の半導体装置は、半導体基板の外周部において、半導体基板のおもて面に露出するｎ-ドリフト領域１を覆う漏れ電流低減層２０を備える。これにより、ドレイン電極７に逆方向電圧が印加されたときに、逆漏れ電流を低減することができる。
また、ワイドバンドギャップ半導体材料からなる半導体基板を用いることで、シリコンからなる半導体基板を用いる場合に比べて、ｎ-ドリフト領域１とドレイン電極７とによるショットキー接合によって維持される逆方向耐圧を向上することができる。具体的には、シリコンからなる半導体基板を用いた場合、ショットキー接合によって維持される耐圧は２００Ｖ程度である。一方、ワイドバンドギャップ半導体材料からなる半導体基板を用いた場合、ショットキー接合によって維持される耐圧を１２００Ｖ程度とすることができる。
以上において本発明では、上述した実施の形態に限らず、漏れ電流低減層となる絶縁膜、第１のｐ型領域、ドレイン電極の折り返し部および第２のｐ型領域を種々組み合わせ可能である。例えば、漏れ電流低減層として絶縁膜およびドレイン電極の折り返し部を設け、ドレイン電極の折り返し部が絶縁膜の表面の一部を覆うように設けてもよい。上述した実施の形態においては、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様の効果を得ることができる。
以上のように、本発明にかかる半導体装置は、マトリックスコンバータなどの直接リンク形変換回路などに使用されるパワー半導体装置に有用である。
１ ｎ-ドリフト領域
２ ｐウェル領域
３ ｎ+ソース領域
４ ゲート酸化膜
５ ゲート電極
６ ソース電極
７ ドレイン電極
１０ 活性領域
１１ 耐圧構造部
２０ 漏れ電流低減層

Claims (10)

  1. シリコンよりもバンドギャップが広い半導体材料からなる第１導電型の半導体基板と、
    前記半導体基板の第１の主面に設けられた制御電極と、
    前記半導体基板の第２の主面および側面に設けられ、当該半導体基板とのショットキー接合を形成する出力電極と、
    前記半導体基板の少なくとも外周端部に設けられ、少なくとも当該外周端部から生じる漏れ電流を低減する層と、を備え、
    前記漏れ電流を低減する層は、前記半導体基板の第２の主面の角部に設けられ、前記半導体基板の側面および第２の主面に設けられた前記出力電極に接する第２導電型の第２の半導体領域であることを特徴とする半導体装置。
  2. 前記第２の半導体領域は、前記半導体基板の第１の主面には到達しないことを特徴とする請求項１に記載の半導体装置。
  3. 前記漏れ電流を低減する層は、前記半導体基板の第１の主面の表面層に設けられた、前記出力電極に接する第２導電型の第１の半導体領域であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１の半導体領域は、前記出力電極とのオーミック接合を形成することを特徴とする請求項３に記載の半導体装置。
  5. 前記漏れ電流を低減する層は、前記半導体基板の第１の主面を覆う絶縁膜であることを特徴とする請求項１に記載の半導体装置。
  6. 前記漏れ電流を低減する層は、前記出力電極に電気的に接続された補助電極であることを特徴とする請求項１に記載の半導体装置。
  7. 前記漏れ電流を低減する層は、
    前記半導体基板の第１の主面を覆う絶縁膜と、
    前記出力電極に接し、当該出力電極から前記絶縁膜の表面に跨って設けられた補助電極と、からなり、
    前記補助電極は、前記半導体基板の第１の主面に露出する前記第１の半導体領域に接することを特徴とする請求項３に記載の半導体装置。
  8. 前記漏れ電流を低減する層は、さらに、前記半導体基板の第２の主面の表面層の角部に設けられた、前記出力電極に接する第２導電型の第２の半導体領域を含むことを特徴とする請求項７に記載の半導体装置。
  9. 前記出力電極は、前記半導体基板の第２の主面から第１の主面にかけて、第１の主面の外周端部に跨って設けられていることを特徴とする請求項１に記載の半導体装置。
  10. 前記半導体基板は、炭化珪素または窒化ガリウムからなることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016051973A1 (ja) * 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
CN105023949A (zh) * 2015-08-12 2015-11-04 无锡同方微电子有限公司 能实现反向阻断的mosfet
EP3182463A1 (en) * 2015-12-17 2017-06-21 ABB Technology AG Reverse blocking power semiconductor device
CN105810723B (zh) * 2016-03-21 2018-07-13 无锡紫光微电子有限公司 能实现反向阻断的mosfet的结构和方法
CN109643733B (zh) * 2016-08-19 2022-04-15 罗姆股份有限公司 半导体装置及半导体装置的制造方法
JP7230434B2 (ja) 2018-10-30 2023-03-01 富士電機株式会社 半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04332173A (ja) * 1991-05-07 1992-11-19 Fuji Electric Co Ltd プレーナ型半導体装置及びその製造方法
JPH08306937A (ja) * 1995-04-28 1996-11-22 Fuji Electric Co Ltd 高耐圧半導体装置
JPH11133365A (ja) * 1997-10-29 1999-05-21 Yazaki Corp 波長可変フィルタおよびその製造方法
JP2009123914A (ja) * 2007-11-15 2009-06-04 Fuji Electric Device Technology Co Ltd 逆耐圧を有するスイッチング用半導体装置
JP2010206109A (ja) * 2009-03-05 2010-09-16 Nissan Motor Co Ltd 半導体装置及び電力変換装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4624004A (en) * 1985-07-15 1986-11-18 Eaton Corporation Buried channel MESFET with backside source contact
US5236854A (en) * 1989-12-11 1993-08-17 Yukio Higaki Compound semiconductor device and method for fabrication thereof
JP3941915B2 (ja) * 2001-03-30 2007-07-11 新電元工業株式会社 半導体装置の製造方法
JP5082211B2 (ja) * 2005-03-25 2012-11-28 富士電機株式会社 半導体装置の製造方法
JP5560519B2 (ja) * 2006-04-11 2014-07-30 日産自動車株式会社 半導体装置及びその製造方法
JP2009094203A (ja) * 2007-10-05 2009-04-30 Denso Corp 炭化珪素半導体装置
JP2010206002A (ja) 2009-03-04 2010-09-16 Fuji Electric Systems Co Ltd ｐチャネル型炭化珪素ＭＯＳＦＥＴ
JP2010239098A (ja) * 2009-03-10 2010-10-21 Showa Denko Kk 発光ダイオード、発光ダイオードランプ及び照明装置
JP5468286B2 (ja) * 2009-04-07 2014-04-09 株式会社東芝 半導体装置およびその製造方法
JP5682102B2 (ja) 2009-04-28 2015-03-11 富士電機株式会社 逆耐圧を有する縦型窒化ガリウム半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04332173A (ja) * 1991-05-07 1992-11-19 Fuji Electric Co Ltd プレーナ型半導体装置及びその製造方法
JPH08306937A (ja) * 1995-04-28 1996-11-22 Fuji Electric Co Ltd 高耐圧半導体装置
JPH11133365A (ja) * 1997-10-29 1999-05-21 Yazaki Corp 波長可変フィルタおよびその製造方法
JP2009123914A (ja) * 2007-11-15 2009-06-04 Fuji Electric Device Technology Co Ltd 逆耐圧を有するスイッチング用半導体装置
JP2010206109A (ja) * 2009-03-05 2010-09-16 Nissan Motor Co Ltd 半導体装置及び電力変換装置

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