JP5082211B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5082211B2
JP5082211B2 JP2005229410A JP2005229410A JP5082211B2 JP 5082211 B2 JP5082211 B2 JP 5082211B2 JP 2005229410 A JP2005229410 A JP 2005229410A JP 2005229410 A JP2005229410 A JP 2005229410A JP 5082211 B2 JP5082211 B2 JP 5082211B2
Authority
JP
Japan
Prior art keywords
main surface
mask
conductivity type
etching
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005229410A
Other languages
English (en)
Other versions
JP2006303410A (ja
Inventor
和男 下山
治雄 中澤
学 武井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2005229410A priority Critical patent/JP5082211B2/ja
Publication of JP2006303410A publication Critical patent/JP2006303410A/ja
Application granted granted Critical
Publication of JP5082211B2 publication Critical patent/JP5082211B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Weting (AREA)
  • Element Separation (AREA)

Description

この発明は、電力変換装置などに使用されるパワー半導体装置およびその製造方法に関し、特に、双方向の耐圧特性を有する双方向型デバイスまたは逆阻止型デバイスにおける分離層の形成プロセスに関する。
逆阻止型の半導体装置においては、順阻止能力と同等の逆阻止能力が必要となる。この逆阻止能力を確保するために、逆耐圧を維持するｐｎ接合を半導体チップの裏面から表面まで延在させる必要がある。この裏面から表面に延在したｐｎ接合を形成するための拡散層が分離層である。
図８は、従来の逆阻止型ＩＧＢＴの分離層を形成する場合で、同図(a)から同図(c)は工程順に示した要部製造工程断面図である。これは、分離層を塗布拡散によって形成する方法である。まず、半導体ウェハ１上に膜厚がおおよそ２．５μｍ程度の熱酸化で形成した酸化膜２をドーパントマスクとして形成させる（a）。つぎに、この酸化膜２にパターニング・エッチングにより、分離層を形成するための１００μｍ程度の開口部３を形成する（b）。
つぎに、開口部３にボロンソース４を塗布し、その後、拡散炉により高温、長時間の熱処理を行い、おおよそ数百μｍ程度のｐ型の拡散層を形成する（ｃ）。このｐ型の拡散層が分離層５となる。その後、特に図示しないが、表面構造を形成した後、裏面を分離層５付近に達するまで研削して半導体ウェハ１を薄くし、この研削面６にｐコレクタ領域とコレクタ電極で構成される裏面構造を形成し、分離層５の中心部に位置するスクライブラインで半導体ウェハ１を切断してＩＧＢＴチップを形成する。
図８の（ｄ）は、図８（a）〜(c)の方法で分離層が形成された従来の逆阻止型ＩＧＢＴの要部断面図である。なお、図中の８はｐウェル領域、１０はｐ耐圧領域、９はゲート絶縁膜、１２はフィールド酸化膜、７はｐコレクタ領域、１１はダイシング面であり、ｐウェル領域８内の表面に選択的に形成されたエミッタ領域、ゲート絶縁膜９上のゲート電極、更にゲート電極を覆う層間絶縁膜、層間絶縁膜上のエミッタ電極、フィールド酸化膜上に形成されるフィールドプレート、コレクタ領域７を覆うコレクタ電極は図示を省略している。
また、図示しないが、従来の逆阻止型ＩＧＢＴの分離層を形成する別の場合として、数μｍの厚い酸化膜でエッチングマスクを形成し、つぎに、数百μｍ程度の深さのトレンチをドライエッチングで形成し、つぎに、気相拡散にてトレンチの側壁へ不純物を導入して分離層を形成する、トレンチ（溝）を掘ってその側面に拡散層を形成して分離層を形成する方法もある。この場合、トレンチをエピタキシャルシリコン膜やポリシリコン膜の補強材で埋め戻した後、スクライブラインに沿ってダイシングして半導体ウェハからＩＧＢＴチップが切り出されて、逆阻止型ＩＧＢＴができあがる。
このように、トレンチを掘ってその側面に分離層を形成する方法としては、特許文献１〜３が開示されている。特許文献１において、デバイス上面から下側接合まで活性層を取り囲むようにトレンチを形成し、このトレンチの側面に拡散層を形成し、デバイスの下側接合の終端をデバイスの上面まで延在させて分離層を形成することが示されている。特許文献２および特許文献３において、これも特許文献１と同様に、デバイス上面から下側接合までトレンチを形成し、このトレンチの側面に拡散層を形成することで逆阻止能力のあるデバイスとしている。
特開平２−２２８６９号公報 特開２００１−１８５７２７号公報 特開２００２−７６０１７号公報
図８に示す逆阻止型ＩＧＢＴの分離層の形成方法において、表面からボロンソース４（ボロンの液状の拡散源）を塗布し熱処理にてボロンを拡散し、数百μｍ程度の拡散深さの分離層５を形成するためには、高温、長時間の拡散処理を必要とする。このため、拡散炉を構成する石英ボード、石英管（石英チューブ）、石英ノズルなど石英治具のへたりや、ヒーターからの汚染、石英治具の失透現象による強度低下などを発生させてしまう。
またこの塗布拡散法による分離層５の形成では、マスク酸化膜（酸化膜２）の形成が必要となる。このマスク酸化膜は長時間のボロン拡散に耐えるようにするためには良質で厚い酸化膜が必要となる。この耐マスク性が高い、つまり良質なシリコン酸化膜を得る方法としては熱酸化の方法がある。
しかし、高温で長時間（例えば１３００℃、２００時間）のボロンによる分離層５の拡散処理においてボロンがマスク酸化膜を突き抜けないためには、膜厚が約２．５μｍの熱酸化膜を形成させる必要がある。この膜厚２．５μｍの熱酸化膜形成のためには、例えば１１５０℃の酸化温度において必要な酸化時間は、良質な酸化膜が得られるドライ（乾燥酸素雰囲気）酸化では、約２００時間必要である。
膜質がやや劣るものの、ドライ酸化に比べて酸化時間が短くて済むウェットもしくはパイロジェニック酸化でも、約１５時間と長い酸化時間を必要とする。さらにこれらの酸化処理中には、大量の酸素がシリコンウェハ中に導入されるために、酸素析出物や酸化誘起積層欠陥などの結晶欠陥が導入されたり、酸素ドナーが発生したりすることによるデバイス特性劣化や信頼性低下の弊害が生じる。
さらに、ボロンソース４塗布後の拡散でも、通常は酸化雰囲気下で上記高温長時間の拡散処理が行われるため、ウェハ内に格子間酸素が導入され、この工程でも酸素析出物や酸素ドナー化現象、酸化誘起積層欠陥（ＯＳＦ：Ｏｘｉｄａｔｉｏｎ Ｉｎｄｕｃｅｄ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ）や、スリップ転位など結晶欠陥が導入されてしまう。これら結晶欠陥が導入されたウェハに形成されたｐｎ接合ではリーク電流が高くなってしまったり、ウェハ上に熱酸化により形成された絶縁膜の耐圧、信頼性が大幅に劣化することが知られている。また、拡散処理中に取り込まれた酸素が別の熱処理によりドナー化し、耐圧が低下するという弊害を生じさせる。
図８に示す分離層の形成方法では、ボロンによる拡散はマスク酸化膜の開口部から、シリコンバルクへとほぼ等方的に進行するため、深さ方向に２００μｍのボロン拡散を行う場合、必然的に横方向にもボロンは１８０μｍ程度拡散されてしまうため、デバイスピッチやチップサイズの縮小に対しての弊害を生じさせる。
図示しない別の形成方法では、ドライエッチングにてトレンチを形成し、形成したトレンチ側壁にボロンを導入して分離層を形成する。その後、トレンチを絶縁膜や半導体膜などの補強材で充填し、高アスペクト比のトレンチが形成できるため、図８の形成方法と比べてデバイスピッチの縮小に有利である。
しかし２００μｍ程度のエッチングに要する時間は、典型的なドライエッチング装置を用いた場合、１枚あたり、１００分程度の処理時間が必要であり、リードタイムの増加、メンテナンス回数の増加など弊害をもたらす。また、ドライエッチングによって深いトレンチを形成する場合、マスクとしてシリコン酸化膜（ＳｉＯ２）を用いた場合、選択比が約５０程度なので、数μｍ程度の厚いシリコン酸化膜を必要とするため、コストの上昇や酸化誘起積層欠陥や酸素析出物などのプロセス誘起結晶欠陥導入による良品率低下という弊害を生じさせる。
さらにドライエッチングによる高アスペクト比の深堀りトレンチを利用した分離層形成プロセスでは、トレンチ内でレジストや薬液の残渣やレジスト残渣などが発生し、歩留まりの低下や信頼性の低下など弊害を生じさせてしまう問題がある。通常、トレンチ側壁に対してリンやボロンなどのドーパントを導入する場合、トレンチ側壁が垂直となっているので、ウェハを斜めにしてイオン注入することによりトレンチ側壁へのドーパント導入を行っている。
しかし、図９、図１０に示されるように、アスペクト比の高いトレンチ側壁へのドーパント導入は、実効ドーズ量の低下（それに伴う注入時間の増加）、実効投影飛程の低下、スクリーン酸化膜１４によるドーズ量ロス、注入均一性の低下などの弊害を生じさせる。このため、アスペクト比の高いトレンチ内へ不純物を導入するための手法として、イオン注入の代わりにＰＨ３（ホスフィン）やＢ２Ｈ６（ジボラン）などのガス化させたドーパント零囲気中にウェハを暴露させる気相拡散法が用いられるが、ドーズ量の精密制御性において、イオン注入法に比べて劣る。また導入できるドーパントのドーズ量も、固溶限（solubility limit）により制限されることが多い。図９は微斜角入射イオン注入（大きいテーパー角度をもつトレンチ側壁へのイオン注入）の課題を説明するための模式図である。トレンチ側壁１５では、主面に対してドーズ量と、注入深さの低下が発生する。また酸化膜１４に注入ドーパントが食われたり、イオン１３が反射や再放出してドーズ量ロスが発生したりする。図１０はテーパー角度とイオン注入時間比を示す特性図である。通常のドライエッチングによって形成する８０度以上の大きなテーパー角度のトレンチに対しては、ウェハに対して垂直方向にイオンビームが入射した場合、非常に多大な注入時間を必要とする。
またアスペクト比の高いトレンチに絶縁膜を充填させる場合、トレンチ内にボイドと呼ばれる隙間ができてしまい、信頼性などの問題が発生する。
ドライエッチングにより深いトレンチを形成する場合、プラズマ雰囲気に長時間ウエハ表面が暴露されるため、プラズマ照射損傷（プラズマダメージ）によるデバイス特性の劣化という問題が発生する。特にＩＧＢＴにおけるゲート構造は、プラズマ照射損傷を受けやすい。このため、ドライエッチングによるトレンチ形成は、ゲート構造作製工程の前に限られてしまう。ゲート構造作製後も、エミッタ構造や保護層形成など、数々の半導体製造プロセス工程を経る必要があり、トレンチが開口したままだと、レジストや薬液の残渣による不良が懸念されるため、トレンチ内を半導体膜や絶縁膜などで充填させる必要があり、製造コストの上昇を招く。更には、ドライエッチングによって形成されるアスペクト比の高いトレンチに絶縁膜や半導体膜を充填させる場合、トレンチ内にボイドと呼ばれる隙間ができてしまい、信頼性などの問題が発生する場合がある。
また、塗布拡散による分離層形成では、チップの底部エッジ部においてコレクタ拡散層と分離層拡散層とが繋がる箇所が急峻な角度であるため、電界集中による耐圧低下をもたらす懸念がある。
また、ＭＯＳゲート構造を形成する第１主面（表面）側からエッチングしてＶ字溝を形成した場合、デバイスピッチが大きくなり、かつチップの底部エッジ部においてコレクタ拡散層と分離層拡散層とが繋がる箇所が急峻な角度であるため、電界集中による耐圧低下をもたらす懸念がある。
この発明は、上述した従来技術による課題を解消するため、信頼性が高く、デバイスピッチやチップサイズの小さい半導体装置を提供することを目的とする。また、この発明は、高温で長時間の拡散処理や、長時間の酸化処理を行わずに分離層を形成することができる半導体装置の製造方法を提供することを目的とする。さらに、この発明は、高い信頼性を有する半導体装置を低コストで製造することができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、第１導電型半導体基板の第１主面の表面領域に選択的に設けられた第２導電型ベース領域と、前記ベース領域の表面領域に選択的に設けられた第１導電型エミッタ領域と、前記ベース領域の、前記半導体基板と前記エミッタ領域に挟まれた部分の表面上に設けられたゲート絶縁膜および該ゲート絶縁膜上に設けられたゲート電極と、を含むＭＯＳゲート構造と、前記エミッタ領域および前記ベース領域に接触するエミッタ電極と、前記半導体基板の第２主面の表面層に設けられた第２導電型コレクタ層と、前記コレクタ層に接触するコレクタ電極と、前記ＭＯＳゲート構造を囲み、かつ前記第２主面から前記第１主面に対して傾斜して前記第１主面まで至り、前記コレクタ層に連結された第２導電型分離層と、を有し、前記第１主面および前記第２主面は、｛１００｝面であり、前記溝の側壁は、｛１１１｝面である半導体装置を製造するにあたって、第１導電型半導体基板の第１主面のＭＯＳゲート構造を形成する工程と、第１導電型半導体基板の第２主面を<１１０>方向に沿った所望のパターンの第１のマスクで被覆する工程と、第１導電型半導体基板の第１主面を<１１０>方向に沿った所望のパターンの第２のマスクでスクライブ領域を含む部分を被覆する工程と、前記半導体基板の、前記第１のマスクにより被覆されていない第２主面のスクライブ領域を含む部分部分をアルカリ溶液に接触させて湿式異方性エッチングを行い、前記半導体基板に第２主面側から、断面形状がＶ字状または台形状である溝を形成する工程と、前記溝の側壁と第２主面に第２導電型不純物をイオン注入により導入して第２導電型分離層と第２主面の第２導電型コレクタ層を形成する工程と、を含むことを特徴とする。
請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、
前記溝は、１２５．３°の角度で傾斜するよう形成することを特徴とする。
請求項３の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記第２導電型分離層を覆うように前記コレクタ電極を形成することを特徴とする。
請求項４の発明にかかる半導体装置の製造方法は、請求項１〜３のいずれか一項に記載の発明において、前記ＭＯＳゲート構造を形成し、エミッタ電極を形成した後、前記溝の形成と第２導電型不純物の導入とを順次行って前記第２導電型分離層を形成することを特徴とする。
請求項５の発明にかかる半導体装置の製造方法は、請求項１〜４のいずれか一項に記載の発明において、前記第１のマスクと第２のマスクが酸化膜からなることを特徴とする。
請求項６の発明にかかる半導体装置の製造方法は、請求項５に記載の発明において、前記第１のマスクと第２のマスクがＳＯＧからなることを特徴とする。
アルカリ溶液による湿式異方性エッチングにおいて、エッチングマスクを、マスク選択比が非常に高いシリコン酸化膜やシリコン窒化膜（Ｓｉ３Ｎ４）で形成することによって、エッチングマスクを薄くすることができる。例えば、エッチングマスクとしてシリコン酸化膜を用い、エッチング溶液として水酸化カリウム（ＫＯＨ）水溶液を用いる場合、マスク選択比は１：３５０〜５００と非常に大きいので、マスク酸化膜であるシリコン酸化膜の厚さを非常に小さくすることができる。従って、熱酸化によりマスク酸化膜を形成する際の酸化温度を低くし、また酸化時間を大幅に短くすることができるので、従来のリードタイムの増加という問題や、酸化時の酸素導入に起因する結晶欠陥の発生という問題を抑制することができる。
また、化学気相成長法（ＣＶＤ）により形成したシリコン酸化膜は、熱酸化膜よりも膜質（耐マスク性）がやや劣るが、エッチングマスクとして十分なマスク選択比を有しているので、減圧ＣＶＤ法やプラズマＣＶＤ法により形成されたＴＥＯＳ膜またはシリコン窒化膜などをエッチングマスクとして用いることもできる。この場合には、ＣＶＤの形成温度が２００〜６８０℃と低温であるので、ウェハ形成プロセスの後半、すなわちＭＯＳゲート構造を形成した後や、エミッタ電極を形成した後や、表面保護膜を形成した後などに、分離層を形成するための溝を形成することができる。
また、アルカリ溶液による湿式異方性エッチングでは、エッチングレートを非常に高く設定することができる。例えば、５４重量％濃度の水酸化カリウム水溶液を用いて、１１０℃でエッチングを行う場合、エッチングレートは、おおよそ８μｍ／分である。加えて、湿式エッチングでは、数〜数十枚のウェハを同時に処理するバッチ式と呼ばれる方法でエッチングを行うことができるので、リードタイムの短縮やコストの削減において非常に大きな効果を奏する。
また、アルカリ溶液による湿式異方性エッチングでは、エッチング温度は、２００℃以下である。従って、サーマルバジェットが非常に小さくなり、活性領域のドーパントプロファイルへの影響がない。また、湿式異方性エッチングにより溝を形成する前に、アルミニウム（Ａｌ）などの比較的低融点の金属や、熱に弱い材料がウェハ上に形成されていても、エッチングを行ったことによるそれらに対する影響はない。
また、アルカリ溶液による湿式異方性エッチングによって溝を形成した後に、ボロンのイオン注入を行うことによって、従来よりも熱処理温度を低くすることができ、また熱処理時間を短くすることができるので、分離層を形成する際のリードタイムの削減と、それに伴う良品率の改善という効果が得られる。また、溝（トレンチ）の側壁のテーパー角度が、ドライエッチングによって形成されたトレンチに比べて非常に大きいので、イオン注入における従来の弊害、すなわち実効ドーズ量の低下、スクリーン酸化膜によるドーズ量ロス、イオンビームの反射や再放出によるドーズ量ロス、実効投影飛程の低下などを抑制することができる。さらに、溝の側壁のテーパー角度が大きいことにより、溝内の薬液や残渣を容易に除去することができるので、歩留まりと信頼性の向上に大きな効果がある。
また、アルカリ溶液による異方性エッチングでは、例えば（１００）面を主面とするシリコンウェハを用いて、＜１１０＞方向に等価な結晶方向である[１１０]方向にマスクアライメントを配置する場合、溝の側壁のテーパー角度が１２５．３°に固定される。従って、プロセスのばらつきが少ないという効果がある。また、溝の側壁のテーパー角度が１２５．３°に固定されることによって、エッチングが進行して溝の断面形状がＶ字状になった時点で、エッチングの進行が自動的に停止する。つまり、Ｖ字状の溝の深さは、エッチングマスクの開口幅によって決定されるので、溝の深さのばらつきが従来よりも非常に小さくなるという効果を奏する。
逆阻止型半導体チップを構成する表面構造を形成した薄い半導体ウェハを支持基板に貼り付け、スクライブラインとなる溝（トレンチ）を薄い半導体ウェハに形成し、このトレンチの側面に分離層を形成し、半導体ウェハを支持基板から剥がして半導体チップとすることで、従来のようなダイシング工程が削減でき、分離層形成に塗布拡散法を用いないので、酸素起因による特性劣化の影響が低減でき、低コストで、高い信頼性の逆阻止型の半導体装置を提供することができる。また、分離層の活性化に低温アニールやレーザーアニールを用いることで一様で拡散深さの浅い分離層とすることができて、従来の塗布拡散法に比べて、分離層の半導体チップに占める占有面積を小さくできてデバイスピッチを縮小することができる。
デバイスと支持基板との接着に、発泡テープとＵＶテープを貼り合わせた両面粘着テープを用い、デバイス面に発泡テープを貼り付け、支持基板にＵＶテープを貼り付けることによって、８０℃〜２００℃の比較的低温（例えば１３０℃）の加熱処理で容易にデバイスから両面粘着テープを発泡剥離させることができる。
また、イオン注入後のアニール工程をレーザーアニールにすることによって、瞬時にシリコンの融点に近い温度まで活性化することができるので、分離層を形成するためにイオン注入したドーパント（例えば、ＢやＡｌ等のｐ型ドーパント）を５５０℃以下の低温炉アニールよりも高活性化することができる。その際、表面から数μｍまでの距離しか活性化しないので、既に形成された表面電極への影響やダメージはない。
本発明にかかる半導体装置およびその製造方法によれば、アルカリ溶液による湿式異方性エッチングによりシリコン半導体基板の裏面側から溝を形成し、この溝の側壁に不純物をイオン注入することによって、高温で長時間の拡散処理や、長時間の酸化処理を行わずに分離層を形成することができる。また、支持基板を貼り付けて分離層の形成を行うことによって、第２主面側の拡散層につながる分離層を個々のチップが分断して剥離することなく容易に形成することができる。さらに、裏面側の溝を形成するためのエッチングマスクと同じ材料からなるマスクを表面側（第１主面側）にも成膜することでウエハの反りを抑え、その後の工程におけるウエハ割れなどのトラブルを防ぐことができる。分離層幅が従来の３００μｍに対して３０μｍとでき、分離層形成のための熱処理時間も従来の２３０時間から３００ナノ秒とすることが可能であり、結晶欠陥に起因する不良の低減、キズ、欠け不良の低減、ダイシングレス、ＣＭＰレス、エピ埋め戻しレス、塗布拡散レスとでき、製造コストは従来の技術に対して大幅に削減することが可能である。また、ＯＳＦや酸素ドナーが発生せず、ｐｎ接合が凹型で裏面エッジが電界集中を緩和する構造なので、逆漏れ電流の低減、耐圧の向上も期待できる。従って、信頼性が高く、デバイスピッチやチップサイズの小さい半導体装置が低コストで得られるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。ここでは、本発明を逆阻止型ＩＧＢＴに適用した例について説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐに付す「＋」および「−」は、それぞれ比較的高不純物濃度および比較的低不純物濃度であることを意味する。なお、以下の説明および添付図面において、同一の符号を付した構成は同様の構成であるので、重複する説明を省略する。
逆阻止IGBTの製造工程において、表面(第1主面)側のIGBT構造を形成し、所定の厚さまでウエハの裏面（第２主面）側を薄化した後、第1主面と第2主面をつなぐコレクタ領域(分離層)形成のために、両面マスクアライナーを用いて第一主面のパターンに対応させて第2主面上にエッチングマスクを形成し、アルカリ溶液によるシリコンの湿式異方性エッチングによってチップの外周を取り囲むV字溝、もしくは台形型のトレンチを裏面(第2主面)からエッチングして行う。また、第２主面上のエッチングマスク（第１のマスク）形成に加え、第１主面上のスクライブ領域を含む部分に同じ材料でマスク（第２のマスク）を形成すると良い。
この裏面(第２主面)側から形成したトレンチ側壁へイオン注入によりボロンなどのドーパントを導入し、表面のIGBT構造に熱的なダメージを与えないように、550℃までの炉アニールもしくはレーザーアニールによりドーパントを活性化し、分離層を形成させ、ウエハ裏面全面にコレクタ電極のための金属膜を堆積させる。
アルカリ溶液による異方性エッチングによってトレンチ（V字溝）を形成した場合、トレンチ側壁はテーパー角度が小さいのでコレクタ拡散層と分離拡散層を一括に形成することもできる。これら、拡散層を形成した後、第２主面全体に、スパッタもしくは蒸着により金属コレクタ電極を形成させるが、トレンチ側壁にも電極金属が堆積されるので、分離拡散層の保護膜としても兼ねて作用させることができ、コスト上昇を招くことなく、傷不良や汚染物質の混入による不良を低減させた分離層を形成することができる。
この第２主面(裏面)に形成するエッチングマスク（第１のマスク）は、エッチング後に第２主面から形成するトレンチ底面が第１主面の活性部を取り囲むように、両面マスクアライナーを用いて第１主面のパターンに整合させて第２主面上にエッチングマスクを形成する。エッチングマスク材は、プラズマCVDや常圧CVDによるシリコン酸化膜や、シリコン窒化膜を用いてもよいが、ＳＯＧ、耐アルカリ性のレジストや耐アルカリ性の感光樹脂を用いるのが簡便である。
図１１にアルカリ溶液によるシリコンの異方性湿式エッチングの模式図を示す。シリコンの湿式異方性エッチング溶液には、KOH（水酸化カリウム）やヒドラジン、エチレンジアミン、アンモニア、TMAH(テトラメチルアンモニウム)などの水溶液が古くより知られ、広く用いられている。これらアルカリ溶液を用いてシリコンをエッチングした場合、異方性（シリコンのエッチングレートの面方位依存性）を持つ。具体的には、KOH溶液を用いた場合のエッチングレートは(111)：(110)：(100)が1：600：400であり、(111)面に等価な結晶面｛111｝で、エッチングが事実上、ストップするため、（100）ウエハ上に予め<110>方向とそれに垂直な方向に沿って、エッチングマスクを形成してエッチングを行えば、V字溝やピラミッド型のピット、ピラミッド型の空洞構造を形成することができることが知られている。マスク開口幅やエッチング時間を調整することにより、任意の深さと任意の大きさのV字溝や台形型のトレンチやピラミッド型のピットを形成することができることが知られている。エッチングを途中で停止させた場合は、図９に示されるように断面が逆台形状の溝を形成することが可能であり、さらにエッチングを進行させると、側壁の｛111｝面が増加する一方で、底部（100）面が減少して行き、最終的に消滅し、両側の｛111｝面が交差すると、それ以上のエッチングは実質的に自己停止する。このため、エッチング時間がばらついても、V字溝の深さはばらつかずに、マスク開口部の幅が決まれば、V字溝の深さが決定される。具体的には、V字溝の深さは、開口部幅の1/2にtan54.7°を乗じて算出される。
エッチング溶液は、TMAH(テトラメチルアンモニウム)水溶液やアンモニア水溶液を用いるのが、金属イオンによる汚染の問題がなく、またマスクとして用いるシリコン膜のエッチングレートが非常に小さいので簡便であるが、本発明における異方性エッチングによるトレンチ形成は、プロセスの後段であり、すでに表面のIGBT構造にはパッシベーション層が形成されており、汚染の混入リスクが小さいので、KOHを用いることができ、この場合、エッチング時間の短縮が可能である。さらに、予め第１主面の分離層領域にシリコン酸化膜やシリコン窒化膜によるパッシベーション層２７を形成させておけば、アルカリ溶液による湿式異方性エッチングにより裏面から形成するトレンチは、第１主面に到達してパッシベーション層２７まで到達したら、エッチングがそれ以上進行しないので自動的に停止させることが出来るという効果を奏する。また、第１主面のスクライブ領域を含む部分にエッチングマスク（第２のマスク）を形成しておけば、ＴＭＡＨ等のエッチング溶液がデバイス表面（第１主面）側に回り込むことはなく、アルミニウム電極を溶かしてしまうこともない。
前記、アルカリ溶液によるシリコンの湿式異方性エッチングによりV字溝、もしくは台形トレンチ溝を形成後、トレンチ（溝）の側壁に、ボロンをイオン注入にて導入し、熱処理を行ってドーパントを活性化させてｐ+拡散層(分離層)を形成する。通常のトレンチ側壁注入のように斜めにウエハを傾けて側壁に注入しても良いが、テーパー角度が125.3°であるのでウエハを傾けずにウエハに対してイオンが垂直に入射するようにして注入してもよい。さらにはテーパー角度が125.3°であるので、裏面平面部とトレンチ側壁部の実効注入ドーズ量、注入深さは、極端な差異は発生しないため、コレクタ拡散層形成のためのボロンイオン注入と分離層形成のためのボロンイオン注入を兼ね合わせて一括して注入することも可能であり、工程数の削減によりコストの削減と良品率の向上という効果を奏する。
図２にアルカリ溶液による湿式異方性エッチングによりV字溝を形成したウエハに、イオン注入によりボロンを注入エネルギー45keV、ドーズ量1×1015 ions/cm2、チルト角度0度(ウエハに対して垂直にイオンビームが入射)でウエハ全面に注入した後、YLF2ωダブルパルスレーザーアニール装置にて、1.4J/cm2×2の照射エネルギー、2つめのパルスレーザー照射の遅延時間300nsecで、このウエハを全面照射にてアニールした場合の、ウエハ平面部とトレンチ側壁部のキャリア濃度プロファイル測定結果を示す。レーザーアニールでトレンチ側壁にイオン注入したドーパントのボロンを活性化させると、不純物濃度は１×１０１９ｃｍ−３を超え、深さも１μｍ程度のものが得られ、低温アニールを用いた場合よりも空乏化しにくいので逆耐圧良品率を向上させることができる。不純物濃度が低温アニールより高くなるのは、瞬時にＳｉを溶融させ、数ｍ/ｓと非常に速い速度で再結晶化させることができるためである。
また、照射表面近傍にしか熱による影響は加わらないために再びデバイスに熱履歴を加えることもなく良好な方法である。コレクタ拡散層形成のためのボロンイオン注入と同様にウエハ全面照射により、平面部とトレンチ側壁部の同時一括で活性化処理が可能である。レーザー照射時には、照射したい場所以外はＳＵＳ等のマスクをするか、部分照射レーザーアニールによって行ってもよい。部分照射レーザーアニールは、レーザー光を部分的に走査させたり、シャッターを制御したりして部分的にアニールする方法である。
逆阻止型ＩＧＢＴにおいては、１ｍｍの厚さのウェハまで耐圧等の電気的特性が確保できれば本レーザーアニールを用いた分離層形成を実施することができる。また、トレンチ底面までの深さが１０μｍ未満の場合ではレーザーアニールは集積回路を形成するときに既に行われており、従って、本レーザーアニール法はトレンチ底面までの深さが１０μｍ以上で１ｍｍ以下の場合に適用するとよい。
ここで、レーザーアニール工程では、加工痕が入らない状態（加工モードでない状態）でレーザーアニールを行う。このときの照射エネルギー密度は、１台あたり２Ｊ／ｃｍ２以下で、ＹＬＦ２ω又はＹＡＧ２ωのレーザー光で０．２５〜５．０Ｊｏｕｌｅ／ｃｍ２であり、０〜５０００ｎｓの遅延時間を持たせて全面照射させるのが適当である。一方、レーザーダイシング工程では、加工モードに入る状態でダイシングを行う。加工モードにするには、照射エネルギー密度を１台あたり２Ｊ／ｃｍ２／以上にすればよい。数μｍの厚さの金属電極を切断する場合には、照射エネルギー密度は、１台あたり３Ｊ／ｃｍ２程度が適当である。ＹＡＧ２ωダブルパルスレーザー以外にも、エキシマレーザー（ＸｅＦ、ＸｅＣｌ等）かＹＡＧ３ωレーザー、あるいは半導体レーザーによっても、それぞれの照射エネルギー密度を調整することにより、本発明を実施することができる。このイオン注入条件/レーザーアニール条件は、ウエハ裏面のコレクタ拡散層形成のための条件であるが、トレンチのテーパー角度が125.3°であるので、このトレンチ側壁にも十分なドーズ量のドーパントが導入され、またレーザーアニール時のエネルギー吸収も側壁に導入されたドーパント活性化に対して十分である。つまり平面部のp型コレクタ拡散層形成のためのイオン注入とレーザーアニール条件と、同一の条件でトレンチ側壁のp型分離拡散層の形成が行える。ただし、図１１に示すように、平面部に対して、トレンチ側壁はcos54.7°分(約0.58分)のドーズ量の低下と注入飛程の低下は伴っているが、逆阻止IGBTにおける逆阻止能力の達成に対しては、十分であり、これらは問題とならない。トレンチのテーパー角度が125.3°であるので、レーザーアニールによっても分離層とコレクタ層との活性化を一括して行うことができるのでコストの削減と良品率の向上という効果を奏する。
上記レーザーアニール処理を行って裏面トレンチ側壁の分離層と裏面平面部のコレクタ層に導入されたボロンを活性化させるが、比較的低温(〜550℃まで)の炉アニールによるドーパント活性化処理を行って、分離層とコレクタ層との活性化を同時に行っても良い。
第１主面（表面）のＭＯＳゲート構造形成後に第２主面側から分離拡散層とコレクタ拡散層を形成しているので、トレンチを充填させずに開口させたままで裏面コレクタ金属電極形成工程を行うことができる。このため、トレンチ側壁にも金属膜を付着させることができ、トレンチ側壁の保護膜として作用させることができる。
アルカリ溶液による湿式異方性エッチングにより第２主面（裏面）からテーパーの小さいトレンチを形成するので、チップとチップとの間隔、つまりデバイスピッチを大幅に削減することができるという効果を奏する。さらにはトレンチが第１主面まで達するので、ダイシング工程が不要になり、ダイシング起因の不良も抑制できる。デバイスピッチ削減効果についての従来技術と本発明との比較模式図を図４に示す。図４において、（ａ）は、従来の塗布拡散による分離層幅を示した断面図であり、分離層幅３１は５００μｍである。（ｂ）は、表面からV字溝を形成した場合の断面図であり、分離層幅３１は３００μｍである。（ｃ）は、本発明の裏面からV字溝を形成した場合の断面図であり、分離層３１幅は０〜３０μｍである。なお、ウエハの表、裏を明確にするため、コレクタ拡散層７と活性領域２４を模式的に示している。３２はチップ化する際のダイシングラインである。（ｃ）において、ウエハ厚、つまりバックグラインドのバラツキなど、プロセスのバラツキがゼロであれば、隣り合うチップとの間隔はゼロにできるが、実際は、図５に示すようにバックグラインドのバラツキが、２００μｍの厚さ設定に対して１０μｍの誤差、即ち、１９０μｍ〜２１０μｍであり、チップの間隔は１５μｍのばらつきが発生するので、デバイスピッチをおおよそ30umぐらいあけると、不良率が小さくなり、且つ最大のチップ取れ数が得られるので効果的である。この様子を模式的に図６に示す。図６の(a)は、アライメントバラツキ、バックグラインドバラツキを見込んで、チップ間隔を空けたものであり、一方(b)は、バラツキが抑制された場合でチップ間隔を縮小した場合である。
図７に従来技術と本発明での裏面(第2主面)エッジ部の欠け不良に対する耐性、および電解集中に対する耐性を比較説明するための模式図を示す。図７は、図４に対応したチップ化後の概略端部の断面図である。従来技術（a）の塗布拡散、及び（ｂ）の表面からのV溝形成では、裏面エッジが鋭角であるのに対して、本発明による（ｃ）の逆阻止IGBTは、裏面エッジの角度が125.3°と鈍角になるので、チップの欠け不良は大幅に低減され、また裏面エッジでの電界集中が緩和されるので耐圧が向上するという効果を奏する。裏面エッジ部が125.3°の鈍角となるのと引き換えに、表面エッジ部が54.7°の鋭角となってしまいキズ不良の懸念が出るが、この部分はIGBT表面構造製造プロセスにおいて、耐圧構造の表面端部として高不純物濃度のp層をイオン注入、拡散などにより形成しているので、キズや欠け不良が発生しても、デバイス特性に大きな影響は生じない。この高不純物濃度のp層３３は、5umほどの深さがあれば十分で有り、前工程で予め拡散しておけばよい。
アルカリ溶液による湿式異方性エッチングにおいてエッチングマスクは、通常はシリコン酸化膜（SiO2）やシリコン窒化膜（Si3N4）などが利用される。これらシリコン酸化膜（SiO2）やシリコン窒化膜（Si3N4）などをマスクとして用いた場合、マスク選択比が非常に高く、熱酸化膜に対して膜質（耐マスク性）が劣るCVDで形成したSiO2膜でも十分なエッチングマスク選択比が得られるため、プラズマCVDや常圧CVDで形成したシリコン酸化膜やシリコン窒化膜、SOG、耐アルカリ性の樹脂、耐アルカリレジストなどをエッチングマスク材として使用することができる。従来技術で問題となっていた塗布拡散による高温長時間の熱処理による結晶欠陥、熱ドナーの発生が大幅に抑制されるという効果を奏する。またこれらエッチングマスク材の形成温度が室温〜５００℃と低温化が可能なため、表面に形成したAl電極に熱的損傷を与えずに、ウエハ形成プロセスの後半に溝形成処理を行うことができる。
従来技術である、ドライエッチングによるトレンチ形成では、エッチングレートが2μｍ/minと非常に小さく、且つ、通常は枚葉式のエッチング装置で処理を行うため、非常に時間が掛かってしまうが、アルカリ溶液による湿式異方性エッチングでは、一度に数枚〜数十枚のウエハを処理するバッチ式とよばれる方法が可能であり、またエッチングレートも非常に高く設定することも可能であるので、リードタイムやコストの削減において非常に大きな効果を奏する。湿式エッチングは、通常100℃以下で行われるため、既にAlなどの比較的低融点の金属や熱に弱い材料がウエハ上に形成されていたとしても、エッチングが与える影響は皆無である。
トレンチ側壁のテーパー角度が第２主面に対して１２５．３°と、ドライエッチングによって形成されたトレンチに比べて非常に大きい為、ウエハに対して垂直にイオン注入する場合における、実効ドーズ量の低下や、スクリーン酸化膜によるドーズ量ロス、イオンビームの反射や再放出によるドーズ量ロス、実効投影飛程の低下を抑制することができる。さらには、トレンチテーパー角度が大きいので、ウエハに対して垂直にレーザー光を入射させるレーザーアニールでも、トレンチ側壁は十分なエネルギー吸収が起こり、ドーパントの活性化が可能である。コレクタ層、分離層でイオン注入、熱処理を一括して行えるので、コストが削減され、また工程数が減り、良品率も向上するという効果を奏する。
さらには、テーパー角度が大きい為、トレンチ内の薬液や残渣除去が容易になり、歩留りと信頼性の向上に対して大きな効果がある。
分離層、コレクタ層形成後、裏面コレクタ金属電極形成工程を行うことにより、トレンチ側壁にも金属膜が付着させることができる。この金属膜がトレンチ側壁の保護膜として作用するため、トレンチ側壁のキズ不良/汚染混入が抑制され、良品率が大きく向上するという効果を奏する。
図３に本発明の実施例による逆阻止IGBT製造プロセスの工程図を示す。ウエハ１７の第１主面側にMOSゲート構造１８を形成する（a）。ウエハ１７の第２主面側をバックグラインドして薄くし、更にエッチングする（ｂ）。薄くしたウエハ１７の第１主面側に石英ガラスウエハなどによる支持基板１９を貼り付ける（ｃ）。支持基板１９を貼り付けるのは、薄化したウエハで顕著な効果を奏する。それは、ウエハ１７自体の反り、たわみの矯正と欠け不良防止の目的の他に、エッチング後にチップが個々に分断されることを防ぐ目的及び、第1主面（表面）に形成されたＭＯＳゲート構造がエッチング液により侵食されることを防ぐ目的がある。ウエハ１７と支持基板１９の上下を反転させ（ｄ）、両面アライナーによってウエハ１７の第２主面に裏面のエッチングマスク２０を形成する（ｅ）。両面アライナーでのマスク合わせは、通常、第一主面のパターンを参照して第２主面上にマスク位置をあわせるのが一般的であるため、支持基板１９および支持基板１９とウエハ１７との接着材は透明なものが望ましい。図中では、支持基板１９貼り付け後に、両面アライナーによる裏面エッチングマスクの形成となっているが、もし薄ウエハ単独状態で、大きな反り、たわみなく自立して、アライメントが可能であるならば、マスク形成工程後に支持基板１９を貼り付けても良い。エッチングマスク形成後アルカリエッチングでトレンチ２１を形成する（ｆ）。エッチングマスク２０を除去し（ｇ）、ボロンインプラを行い（ｈ）、レーザーアニールをしてｐ型の分離層と拡散層２２を形成する（ｉ）。Ａｕ電極２３を形成し（ｊ）、チップとして分離させる（ｋ）。
図１は、本発明の実施例１にかかる逆阻止型ＩＧＢＴの構成を示す断面図である。図１（ａ）は分離層の部分を示す拡大断面図であり、高比抵抗のｎ−シリコン半導体基板１の第１主面（紙面上側）に、ｐベース領域８が選択的に複数形成されている。基板裏面側の第２主面（紙面下側）には、ｐ＋コレクタ層７が形成されている。ｐベース領域８とｐ＋コレクタ層７とによって基板厚さ方向に挟まれる領域は、もともとｎ−シリコン半導体基板１であり、ｎベース領域となる。特に限定しないが、ｎ−シリコン半導体基板１の厚さ、すなわち第１主面から第２主面までの寸法は、例えば２００μｍである。
矢印で示す活性領域２４において、ｐベース領域８内の表面層には、ｎ＋エミッタ領域（図示せず）が選択的に形成されている。この活性領域２４の外側には、プレーナ型ｐｎ接合表面の終端構造の一種として、耐圧構造が形成されており、このＩＧＢＴの順方向阻止耐圧を確保している。この耐圧構造は、第１主面内で活性領域２４の外側にあって、ｎ−シリコン半導体基板１の表面層にリング状に形成されるｐ＋半導体領域のガードリング、酸化膜１２および金属膜のフィールドプレート等を複数段組み合わせて作られている。
ｎ＋エミッタ領域とｎベース領域（ｎ−シリコン半導体基板１）とに挟まれたｐベース領域８の表面と、複数のｐベース領域８間のｎベース領域の表面には、ゲート絶縁膜９を介してそれぞれゲート電極(図示せず)が形成されている。ｎ＋エミッタ領域の表面は、エミッタ電極（図示せず）により被覆されている。ｐ＋コレクタ層８の表面は、コレクタ電極により被覆されている。エミッタ電極とゲート電極との間には、層間絶縁膜が設けられている。
耐圧構造の外側には、ｐ＋分離層２５が形成されている。ｐ＋分離層２５は、第２主面から形成された溝（トレンチ）２６の側壁に沿って形成されている。この溝２６の側壁は、第２主面に対しておおよそ125.3°の角度で傾斜している。従って、ｐ＋分離層２５は、断面形状が帯状で、第２主面に対しておおよそ125.3°の角度で傾斜している。
ｐ＋分離層２５が設けられていることによって、逆バイアス時にｐｎ接合の前後に広がる空乏層が切断面およびその周辺のダメージ領域に広がるのを防ぐことができるので、十分な逆耐圧を得ることができる。２７は、エミッタ電極を覆うパッシベーション層である。
本実施例では、ｐ＋分離層２５を形成するために、アルカリ溶液による湿式異方性エッチングを行うことによって、ｎ−シリコン半導体基板１に、断面形状がＶ字状または台形状であり、かつ側壁がｎ−シリコン半導体基板１の第２主面に対しておおよそ125.3°の角度で傾斜する溝２６を形成する。この溝２６の形成方法について、図１（ｂ）（ｃ）と図１１を参照しながら説明する。図１１は、アルカリ溶液によるシリコンの湿式異方性エッチングを説明するための断面斜視図である。図１１において、符号２８は、シリコンウェハであり、符号１６は、シリコン酸化膜やシリコン窒化膜よりなるエッチングマスクである。
また、図１（ｂ）（ｃ）は、アルカリ溶液によるシリコンの湿式異方性エッチングによって形成されたチップ９個分の溝のパターンを示す平面図と断面図である。図１において、符号２９は、デバイスの活性領域２４となる（１００）面であり、符号３０は、それぞれ溝２６の側壁である（１１１）面、（１１−１）面、（１−１−１）面および（１−１１）面である。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味する。
シリコンの湿式異方性エッチング溶液には、水酸化カリウム、ヒドラジン、エチレンジアミン、アンモニア、ＴＭＡＨ（水酸化テトラメチルアンモニウム）などの水溶液を用いる。これらアルカリ溶液を用いたシリコンのエッチングには、シリコンの面方位によってエッチングレートが異なるという特性、すなわち異方性がある。具体的には、例えば水酸化カリウム溶液を用いた場合、（１１０）面および（１００）面のエッチングレートは、それぞれ（１１１）面のエッチングレートの６００倍および４００倍である。つまり、事実上、（１１１）面に等価な結晶面でエッチングがストップする。
そのため、（１００）ウェハ上に予め｛１１０｝方位に沿ってエッチングマスクを形成してエッチングを行えば、Ｖ字状の溝やピラミッド形のピット、あるいはピラミッド形の空洞構造を形成することができるということが知られている。また、エッチングマスクの開口幅やエッチング時間を調整することにより、任意の深さと任意の大きさのＶ字状や台形状の溝、あるいはピラミッド形のピットを形成することができるということが知られている。
エッチングマスクの開口幅の狭い場合には、溝２６の底部の（１００）面が消滅し、相対峙する両側の｛１１１｝面がおおよそ７０．６°の角度をなして交差すると、それ以上のエッチングが実質的に停止する。このため、エッチング時間がばらついても、Ｖ字状の溝２６の深さにばらつきは生じない。エッチングマスクの開口幅が広い場合には、断面が逆台形状の溝２６を形成することができる。この場合には、溝２６の側壁となる（１１１）面、（１１−１）面、（１−１−１）面および（１−１１）面と、エッチングにより露出したパッシベーション層２７とのなす角度は、おおよそ125.3゜である。従って、Ｖ字状溝の場合よりも、レジストや薬液の残渣を取り除きやすい。
Ｖ字状の溝２６の深さは、エッチングマスクの開口幅の１／２にｔａｎ５４．７°を乗じた値となる。逆に、所望の深さのＶ字状の溝２６を形成するには、エッチングマスクの開口幅を、溝２６の深さに２／ｔａｎ５４．７°を乗じた値とすればよい。例えば、溝の深さを２００μｍにする場合には、エッチングマスクの開口幅を２８３μｍにすればよいので、デバイスピッチの縮小化に有利である。ただし、この場合には、溝２６の底部の角度がおおよそ７０．６°とやや鋭角的であるため、水素アニール処理、角部の丸め酸化処理またはＣＤＥ（ケミカルドライエッチング）処理などを行って、角部が丸みを帯びるようにしておくとよい。
アルカリ溶液によるシリコンの湿式異方性エッチングでは、エッチングマスク選択比が大きいため、マスク酸化膜を非常に薄くすることができる。熱酸化膜に対して膜質（耐マスク性）がやや劣るが、ＣＶＤで形成したシリコン酸化膜でも十分なエッチングマスク選択比が得られるので、減圧ＣＶＤ法やプラズマＣＶＤ法によりＴＥＯＳ膜などを形成し、これをマスク酸化膜としてもよい。
溝２６の側壁のテーパー角度がおおよそ125.3°と非常に大きいので、シリコンウェハを傾けずに溝２６の側壁に不純物を注入することができる。つまり、チルト角度０°でもってイオン注入を行うことができる。この場合には、１回のイオン注入によって、（１１１）面、（１１−１）面、（１−１−１）面および（１−１１）面の４つの側壁に同時に不純物を注入することができるので、簡便である。ただし、通常のトレンチ側壁へのイオン注入のように、シリコンウェハを斜めに傾けて、（１１１）面、（１１−１）面、（１−１−１）面および（１−１１）面の４つの側壁ごとに不純物を注入してもよい。
溝２６を形成する際のエッチングマスクを厚くしなくてもよいので、従来よりも低い温度で、かつ短時間で熱酸化を行ってエッチングマスクとなるマスク酸化膜を形成することができる。従って、リードタイムの増加という問題や、酸化時の酸素導入に起因する結晶欠陥の発生という問題を抑制することができる。また、アルカリ溶液による湿式異方性エッチングでは、エッチングレートを非常に高く設定して、バッチ式でエッチングを行うことができるので、リードタイムの短縮やコストの削減において非常に大きな効果を奏する。
また、アルカリ溶液による湿式異方性エッチングでは、エッチング温度が２００℃以下と低いので、サーマルバジェットが非常に小さくなり、活性領域２４のドーパントプロファイルへの影響がない。また、湿式異方性エッチングにより溝２６を形成する前に、アルミニウムなどの比較的低融点の金属や、熱に弱い材料がシリコンウェハ上に形成されていても、エッチングを行ったことによるそれらに対する影響がない。
また、溝２６の側壁のテーパー角度がばらつかないので、イオン注入時のドーズ量や飛程のばらつきが飛躍的に小さくなる。
つぎに、薄い半導体ウェハのコレクタ電極を石英ガラス（ガラスウェハ）などで形成された支持基板に両面粘着テープを介して貼り付けることについて説明する。薄い半導体ウェハと支持基板で両面粘着テープを挟み、上下から圧力をかける方法や、ローラで気泡が入らないように貼り合わせる方法を利用して、薄い半導体ウェハと支持基板を貼り合わせる。
両面粘着テープは、加熱により発泡して剥離する発泡テープと、例えば、紫外線の照射により剥離するＵＶ（Ｕｌｔｒａｖｉｏ１ｅｔ）テープをＰＥＴ（ＰｏＩｙｅｔｈｙｌｅｎｅ Ｔｅｒｅｐｈｔｈａｌａｔｅ）フィルムを介して貼り付けた構成をしており、薄い半導体ウェハのコレクタ電極と発泡テープを貼り付け、支持基板とＵＶテープを貼り付ける。特に限定しないが、例えば発泡テープおよびＵＶテープの厚さは５０μｍであり、ＰＥＴフィルムの厚さは１００μｍである。また、支持基板の厚さは例えば６００μｍである。
つぎに、薄い半導体ウェハの隣り合うＩＧＢＴチップ形成箇所の間にスクライブライン領域となるトレンチを湿式異方性エッチングで形成する。このトレンチの底部は第１主面に達するようにする。この状態では、トレンチを形成しても支持基板に薄い半導体ウェハが両面粘着テープを介して固着しているので、薄い半導体ウェハはばらばらの半導体チップになることはない。このトレンチの側壁はＩＧＢＴチップの端部となる。
このトレンチを形成するためのエッチング液の条件は、ＴＭＡＨ（水酸化テトラメチルアンモニウム水溶液）で、濃度が３〜２０％で、温度が５０〜９０℃である。また、ＮＨ４ＯＨ（アンモニア水溶液）で、濃度が１〜２０％で、温度が５０〜９０℃であってもよく、ＫＯＨ（水酸化カリウム水溶液）で、濃度が１０〜６０％で、温度が５０〜９０℃であってもよい。
このようにして形成されたトレンチの形状は、薄い半導体ウェハの第１主面が｛１００｝面であるので、実施例１において説明した通りである。この湿式異方性エッチングでエッチングされた｛１１１｝面の平坦度は１ｎｍＲａ程度で極めて滑らかな面となる。マスクの開口幅が狭くエッチングが自然に停止して断面形状がＶ字形になった場合には、そのＶ字形の底部を第１主面に達するようにする。開口幅が広く断面形状が逆台形になった場合には、その逆台形の底部を第１主面に達するようにする。
つぎに、薄い半導体ウェハの第１主面側からトレンチの側壁へボロンのイオン注入を行い、低温アニールし、注入されたボロンを活性化して、分離層を形成する。この分離層の形成にあたっては、垂直なトレンチ側壁へのイオン注入のように斜めにウェハを傾けて上下左右４方向の側壁にそれぞれ４回に分けて注入してもよいが、イオン注入されるトレンチの側壁面の第１主面とのテーパー角度（交角）が125.3°と非常に大きいのでウェハを傾けずに（チルト角度０°（垂直）で）注入してもよく、この場合は１回の注入で済むので簡便である。
従来技術のドライエッチングによるトレンチでは、アスペクト比が高いため、イオン注入における、実効ドーズ量の低下や、スクリーン酸化膜によるドーズ量ロス、イオンビームの反射や再放出によるドーズ量ロス、実効投影飛程の低下が発生したが、本発明では、テーパー角度が125.3°と大きくアスペクト比が小さいため、それらの問題は発生しない。さらにはアスペクト比が小さいため、トレンチ内の薬液や残渣除去が容易になり、歩留まりと信頼性の向上に対して大きな効果がある。Ｖ字溝のテーパー角度は、前記したように（１００）主面とエッチングがストップする｛１１１｝面の交角５４．７°で固定され、側壁テーパー角度がばらつかないので、ドーズ量や飛程のばらつきも飛躍的に小さくなる。
一例として、例えば１×１０１５ｃｍ−２／１００ｋｅＶでボロンをチルト角度０°でイオン注入する。イオン注入後の低温アニールは既に形成されているエミッタ電極やコレクタ電極に影響が及ばない温度と時間（例えば、４００℃のアニール温度で５時間のアニール時間）で行う。また、トレンチの側壁面の平坦度が１ｎｍＲａであるので、拡散深さが１μｍの分離層が確実に形成することができる。
つぎに、加熱して薄い半導体ウェハから発泡テープを発泡剥離して、半導体ウェハを支持基板に固着している両面粘着テープから離す。また支持基板については、紫外線（ＵＶ）をＵＶテープに照射することで、ＵＶテープを支持基板から剥離し、両面粘着テープを支持基板から離して、支持基板を再利用する。ここで、発泡剥離は、１３０℃程度に昇温したホットプレート上へ支持基板を下（ホットプレート面）にして載せて行なう。トレンチの底面での残り厚さは、前記したようにほとんどないため発泡剥離を行うと同時にチップ化することができる。もしも、切断できなかった場合には、レーザー光などで繋がっている部分を切断するとよい。このようにして、ＩＧＢＴチップが形成され、このチップを図示しないパッケージに組み込んで逆阻止型ＩＧＢＴが完成する。
トレンチの形成後、厚い半導体ウェハの裏面（第２主面）を研削し、裏面構造を形成する従来方法と比べてコンタミネーションが少なくなり、また従来の塗布拡散のような酸素に起因する特性劣化はなく、安定して９０％以上の高い良品率にすることができる。また、従来のようにトレンチ内に補強材を充填して半導体ウェハを切断し、チップ化する工程が削除できるので、低コストで高い信頼性の逆阻止型ＩＧＢＴを提供することができる。
トレンチ側壁の平坦性は１ｎｍＲａと良好であるので、１μｍ程度の拡散深さで１０１８ｃｍ−３程度の不純物濃度の分離層でも空乏層を確実に止めることができる。なお、前記の分離層を形成するドーパントをボロンとしたがアルミニウムとしても構わない。また、支持基板側のテープにＵＶテープを使用したが、通常の研削工程（バックグラインド工程）で使用するピール（引っ張る）により支持基板から剥離できる剥離テープを用いてもよい。
図１２は本発明の実施例による他の逆阻止ＩＧＢＴ製造プロセスの工程図を示す。（１００）ウエハ５０の第１主面側にＩＧＢＴ構造（ＭＯＳゲート構造）５１を形成し（ａ）、その後第２主面側をバックラップしてウエハを薄くし、さらに裏面シリコンエッチングする（ｂ）。ウエハ厚は１８０μｍになる。
次にウエハの上下を反転し（ｃ）、ウエハ裏面（第２主面）にスピンコータによりＳＯＧ（spin on glass）５２を４０００Åの厚さとなるよう塗布する。これを２００℃で１分間、熱処理しプリベークする。ウエハ表面（第１主面）にもＳＯＧ５２を４０００Åの厚さに塗布し、３５０℃で１時間の熱処理でベークを行う（ｄ）。続いてウエハ裏面にスピンコータによりレジスト５３を塗布してベークし、ウエハ表面にもレジスト５３を塗布してベークする（ｅ）。両面アライナーで上下マスクの位置合わせを行い、ウエハ両面を露光する。ディップ方式で現像し、ウエハ裏面は活性部のみレジストを抜き、ウエハ表面はスクライブ部のみレジストを残す（ｆ）。ＨＦ：Ｈ２Ｏ＝１：５０の希ＨＦ水溶液で３０秒のディップ処理を行い、ＳＯＧをエッチングする（ｇ）。そして両面のレジストを剥離する（ｈ）。
以上の工程により、第１のマスク５４ａにより被覆されていない第２主面の部分がスクライブ領域を含み、前記第２のマスク５４ｂが第１主面のスクライブ領域を含む部分を被覆することとなる。
続いてデバイス面側（第１主面側）をガラス支持基板５５に貼りつける（ｉ）。ウエハ周辺部を、ウエハと支持基板の間にエッチング溶液が入り込まぬよう、フッ素樹脂溶剤などでシール５６する（ｊ）。８０℃に熱した１０％−ＴＭＡＨ溶液で６時間のシリコンエッチング処理を行い、トレンチ５７を形成する（ｋ）。デバイス面側のスクライブ領域に残ったＳＯＧ（第２のマスク）５４ｂがエッチングストッパとなる。このストッパによりＴＭＡＨがスクライブ領域からデバイス表面に回り込むことがなく、ＩＧＢＴ構造５１のアルミニウム電極を溶かしてしまうということがない。
次にＨＦ：Ｈ２Ｏ＝１：５０の希ＨＦ水溶液で３０秒のディップ処理を行い、裏面のＳＯＧ（第１のマスク）５４ａを完全除去する（ｌ）。露出した裏面とトレンチの表面に、ドーズ量１×１０１５（１ｅ１５）ｃｍ−２、加速電圧１００ｋｅＶでボロンイオンを注入する（ｍ）。そしてＹＡＧレーザーを照射し、イオン注入されたボロンを電気的に活性化して、ｐ型の分離層と拡散層５８を形成する（ｎ）。さらにこの裏面に０．５μｍ厚のアルミニウムと、Ｔｉ／Ｎｉ／Ａｕをスパッタし裏面電極５９とする（ｏ）。最後に各チップをピックアップして、図１（ａ）の断面構造を有する１２００Ｖ逆阻止ＩＧＢＴチップが完成する（ｐ）。
チップ裏面をアルミナ又は窒化アルミニウムからなるセラミック基板にハンダ付けし、表面活性部の電極パッドにアルミワイヤをボンディングし、モジュール部材に組み込んでゲルを封入して逆阻止ＩＧＢＴモジュールが完成する。このとき第１主面側の表面活性部にはＳＯＧが残っておらず、アルミニウム電極パッドが露出しているのでワイヤボンディングが可能である。
裏面ＳＯＧ５４ａの膜厚を４０００Åとし、デバイス面のＳＯＧ５４ｂの膜厚を変えたときの、ウエハの反り量およびバックラップ後全工程の累積割れ不良率の関係を下表に示す。ウエハ両面に酸化膜を成膜することでウエハの反りが小さくなることが分かる。
Figure 0005082211
このように本実施例は、ウエハ（第１導電型半導体基板）の第２主面側にエッチングマスクとしてＳＯＧ等の酸化膜を成膜する場合に、ウエハの第１主面側にＩＧＢＴ構造（ＭＯＳゲート構造）等を形成した後、第２主面上に〈１１０〉方向に沿い、活性領域を含み、スクライブ領域を含まぬようＳＯＧにて第１のマスクを形成し、第１主面上に〈１１０〉方向に沿い、活性領域を含まずスクライブ領域を含むようＳＯＧにて第２のマスクを形成し、続いて第２主面の第１のマスクで被覆されていない部分をアルカリ溶液（ＴＭＡＨ）に接触させてウエハに第２主面側からトレンチ（溝）を形成し、さらにこのトレンチ側壁と第２主面にボロン（第２導電型不純物）を導入することでｐ型の分離層（第２導電型分離層）と拡散層を形成するものである。ウエハの両面に酸化膜を形成することで、ウエハの反りを抑えることができ、後の工程でのウエハ割れを防ぐことができる。特にウエハを支持基板に貼り付けるまでの露光、現像工程等での割れを防ぐことができる。
以上において、本発明は、上述した実施の形態に限らず、種々変更可能である。また、実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は、その逆でも成り立つ。本発明は、逆阻止型ＩＧＢＴに限らず、その他の逆阻止型デバイスや双方向型デバイス、または分離層形成を伴うＭＯＳＦＥＴやバイポーラトランジスタ、ＭＯＳサイリスタなどの半導体デバイスにも適用でき、有効性がある。
以上のように、本発明にかかる半導体装置およびその製造方法は、電力変換装置などに使用されるパワー半導体装置に有用であり、特に、双方向型デバイスまたは逆阻止型デバイスに適している。
本発明の実施例１にかかる逆阻止型ＩＧＢＴの構成を示す断面図 ウエハ平面部とトレンチ側壁部のキャリア濃度プロファイル測定結果の特性図 逆阻止ＩＧＢＴ製造プロセスの工程図 デバイスピッチ削減効果を比較する模式図 バラツキを説明するための部分断面図 デバイスピッチを示す構成図 従来技術と本発明での裏面(第2主面)エッジ部の欠け不良に対する耐性、および電解集中に対する耐性を比較説明するための模式図 従来の逆阻止型ＩＧＢＴの要部製造工程断面図 微斜角入射イオン注入を説明するための模式図 テーパー角度とイオン注入時間比を示す特性図 アルカリ溶液によるシリコンの異方性湿式エッチングの模式図 本発明の実施例２に係る逆阻止ＩＧＢＴ製造プロセスの工程図
１ 第１導電型シリコン半導体基板（ｎ−シリコン半導体基板）
２ 酸化膜
３ 開口部
４ ボロンソース
５ 分離層
６ 研削面
７ ｐコレクタ領域
８ ｐウェル領域
９ ゲート絶縁膜
１０ ｐ耐圧領域
１１ ダイシング面
１２ フィールド酸化膜
１３ イオン
１４ スクリーン酸化膜
１５ トレンチ側壁
１６ エッチングマスク
１７，５０ ウエハ
１８ ＭＯＳゲート構造
１９，５５ 支持基板
２０ エッチングマスク（第１のマスク）
２１，５７ トレンチ
２２，５８ ｐ型分離層と拡散層
２３，５９ Ａｕ電極
２４ 活性領域
２５ ｐ＋分離層
２６ 溝
２７ パッシベーション層
３１ 分離層幅
３２ ダイシングライン
５１ ＩＧＢＴ構造
５２ ＳＯＧ（Spin On Glass）
５３ レジスト
５４ａ 第１のマスク
５４ｂ 第２のマスク
５６ フッ素樹脂溶剤

Claims (6)

  1. 第１導電型半導体基板の第１主面の表面領域に選択的に設けられた第２導電型ベース領域と、前記ベース領域の表面領域に選択的に設けられた第１導電型エミッタ領域と、前記ベース領域の、前記半導体基板と前記エミッタ領域に挟まれた部分の表面上に設けられたゲート絶縁膜および該ゲート絶縁膜上に設けられたゲート電極と、を含むＭＯＳゲート構造と、前記エミッタ領域および前記ベース領域に接触するエミッタ電極と、前記半導体基板の第２主面の表面層に設けられた第２導電型コレクタ層と、前記コレクタ層に接触するコレクタ電極と、前記ＭＯＳゲート構造を囲み、かつ前記第２主面から前記第１主面に対して傾斜して前記第１主面まで至り、前記コレクタ層に連結された第２導電型分離層と、を有し、前記第１主面および前記第２主面は、｛１００｝面であり、前記溝の側壁は、｛１１１｝面である半導体装置を製造するにあたって、
    第１導電型半導体基板の第１主面のＭＯＳゲート構造を形成する工程と、
    第１導電型半導体基板の第２主面を<１１０>方向に沿った所望のパターンの第１のマスクで被覆する工程と、
    第１導電型半導体基板の第１主面を<１１０>方向に沿った所望のパターンの第２のマスクでスクライブ領域を含む部分を被覆する工程と、
    前記半導体基板の、前記第１のマスクにより被覆されていない第２主面のスクライブ領域を含む部分をアルカリ溶液に接触させて湿式異方性エッチングを行い、前記半導体基板に第２主面側から、断面形状がＶ字状または台形状である溝を形成する工程と、
    前記溝の側壁と第２主面に第２導電型不純物をイオン注入により導入して第２導電型分離層と第２主面の第２導電型コレクタ層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記溝は、１２５．３°の角度で傾斜するよう形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２導電型分離層を覆うように前記コレクタ電極を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記ＭＯＳゲート構造を形成し、エミッタ電極を形成した後、前記溝の形成と第２導電型不純物の導入とを順次行って前記第２導電型分離層を形成することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記第１のマスクと第２のマスクが酸化膜からなることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
  6. 前記第１のマスクと第２のマスクがＳＯＧからなることを特徴とする請求項５に記載の半導体装置の製造方法。
JP2005229410A 2005-03-25 2005-08-08 半導体装置の製造方法 Expired - Fee Related JP5082211B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005229410A JP5082211B2 (ja) 2005-03-25 2005-08-08 半導体装置の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005088479 2005-03-25
JP2005088479 2005-03-25
JP2005229410A JP5082211B2 (ja) 2005-03-25 2005-08-08 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006303410A JP2006303410A (ja) 2006-11-02
JP5082211B2 true JP5082211B2 (ja) 2012-11-28

Family

ID=37471295

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005229410A Expired - Fee Related JP5082211B2 (ja) 2005-03-25 2005-08-08 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP5082211B2 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4972908B2 (ja) * 2005-10-25 2012-07-11 富士電機株式会社 半導体素子の製造方法
JP2009123914A (ja) * 2007-11-15 2009-06-04 Fuji Electric Device Technology Co Ltd 逆耐圧を有するスイッチング用半導体装置
CN102903745B (zh) * 2008-05-13 2015-10-14 富士电机株式会社 半导体器件及其制造方法
JP2010003960A (ja) 2008-06-23 2010-01-07 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2010028018A (ja) * 2008-07-24 2010-02-04 Fuji Electric Device Technology Co Ltd 半導体ウエハおよび半導体装置と半導体装置の製造方法
JP5507118B2 (ja) 2009-05-20 2014-05-28 富士電機株式会社 半導体装置およびその製造方法
JP5621271B2 (ja) * 2010-02-12 2014-11-12 富士電機株式会社 逆阻止形絶縁ゲート型バイポーラトランジスタの製造方法
JP2011187916A (ja) 2010-02-12 2011-09-22 Fuji Electric Co Ltd 逆阻止型絶縁ゲートバイポーラトランジスタの製造方法
DE102011004863A1 (de) 2010-03-02 2012-03-29 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
JP5740820B2 (ja) 2010-03-02 2015-07-01 富士電機株式会社 半導体装置および半導体装置の製造方法
JP5195816B2 (ja) 2010-05-17 2013-05-15 富士電機株式会社 半導体装置の製造方法
JP5621334B2 (ja) * 2010-06-10 2014-11-12 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2011257317A (ja) 2010-06-10 2011-12-22 Shinagawa Corp 自動整準台
CN102986011B (zh) 2010-08-12 2016-05-11 富士电机株式会社 半导体器件的制造方法
JP2012089560A (ja) * 2010-10-15 2012-05-10 Fuji Electric Co Ltd 傾斜状の側面を備える逆阻止型ｉｇｂｔの製造方法
JP5549532B2 (ja) * 2010-10-21 2014-07-16 富士電機株式会社 半導体装置の製造方法
JPWO2012056536A1 (ja) 2010-10-27 2014-03-20 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112012000501T5 (de) 2011-01-18 2013-10-24 Fuji Electric Co., Ltd. Verfahren zur Herstellung eines rückwärts sperrenden Halbleiterelements
JP5655932B2 (ja) * 2011-03-14 2015-01-21 富士電機株式会社 半導体装置
JP5655931B2 (ja) * 2011-03-14 2015-01-21 富士電機株式会社 半導体装置の製造方法
JP5866827B2 (ja) 2011-06-30 2016-02-24 富士電機株式会社 逆阻止型絶縁ゲート型バイポーラトランジスタの製造方法
JP5929063B2 (ja) * 2011-09-15 2016-06-01 富士電機株式会社 半導体装置の製造方法
JP5857575B2 (ja) * 2011-09-20 2016-02-10 富士電機株式会社 半導体装置の製造方法
JP2013125877A (ja) * 2011-12-15 2013-06-24 Fuji Electric Co Ltd パワー半導体装置およびその製造方法
US10115587B2 (en) 2012-02-23 2018-10-30 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device
JP5772670B2 (ja) * 2012-03-12 2015-09-02 富士電機株式会社 逆阻止型半導体素子の製造方法
JPWO2013176037A1 (ja) 2012-05-22 2016-01-12 富士電機株式会社 半導体装置の製造方法
WO2013180244A1 (ja) 2012-05-31 2013-12-05 富士電機株式会社 半導体装置の製造方法
JP6197461B2 (ja) * 2013-08-06 2017-09-20 住友電気工業株式会社 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
DE112017004143T5 (de) * 2016-08-19 2019-05-02 Rohm Co., Ltd. Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung
DE112018005482T5 (de) * 2017-09-28 2020-10-15 Hitachi Automotive Systems, Ltd. Verfahren zum herstellen einer halbleitervorrichtung
WO2020024277A1 (zh) * 2018-08-03 2020-02-06 深圳市为通博科技有限责任公司 芯片封装的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5269581A (en) * 1975-12-08 1977-06-09 Hitachi Ltd Device and manufacture for semiconductor
JPH04215456A (ja) * 1990-12-14 1992-08-06 Nikon Corp スクライブライン付きウエハ並びに、その製造方法
JPH04293268A (ja) * 1991-03-22 1992-10-16 Sharp Corp 半導体装置とその製造方法
JP3207559B2 (ja) * 1992-10-27 2001-09-10 株式会社東芝 Ｍｏｓ駆動型半導体装置
JP3281141B2 (ja) * 1993-10-05 2002-05-13 株式会社東芝 半導体装置
JPH07169691A (ja) * 1993-12-14 1995-07-04 Tokin Corp 半導体装置の製造方法
JPH08236762A (ja) * 1995-02-28 1996-09-13 Hitachi Ltd 逆阻止型半導体装置及びその製造方法
JPH09246371A (ja) * 1996-03-14 1997-09-19 Matsushita Electric Works Ltd 半導体装置及びその製造方法
JP4696337B2 (ja) * 1999-10-15 2011-06-08 富士電機システムズ株式会社 半導体装置
JP3941915B2 (ja) * 2001-03-30 2007-07-11 新電元工業株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2006303410A (ja) 2006-11-02

Similar Documents

Publication Publication Date Title
JP5082211B2 (ja) 半導体装置の製造方法
JP4982948B2 (ja) 半導体装置の製造方法
US7776672B2 (en) Semiconductor device and manufacturing method thereof
JP5327219B2 (ja) 半導体装置の製造方法
JP4857578B2 (ja) 半導体装置の製造方法
JP5655931B2 (ja) 半導体装置の製造方法
JP5866827B2 (ja) 逆阻止型絶縁ゲート型バイポーラトランジスタの製造方法
JP5358960B2 (ja) 半導体装置およびその製造方法
JP5549532B2 (ja) 半導体装置の製造方法
JP5692241B2 (ja) 逆阻止型半導体素子の製造方法
JP5382098B2 (ja) 半導体装置の製造方法
JP4572529B2 (ja) 半導体素子の製造方法
JP2013239600A (ja) 半導体装置の製造方法および半導体製造装置
US10522478B2 (en) Semiconductor device with circumferential structure and method of manufacturing
JP2012004174A (ja) 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法
JP2013125877A (ja) パワー半導体装置およびその製造方法
JP2009206285A (ja) 半導体装置の製造方法および半導体装置
JP2014143435A (ja) 半導体装置
JP2012089560A (ja) 傾斜状の側面を備える逆阻止型ｉｇｂｔの製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080204

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080715

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20081216

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090219

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20091112

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110422

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120323

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120712

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120719

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120807

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120820

R150 Certificate of patent or registration of utility model

Ref document number: 5082211

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150914

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees