JPH07169691A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07169691A JPH07169691A JP31362793A JP31362793A JPH07169691A JP H07169691 A JPH07169691 A JP H07169691A JP 31362793 A JP31362793 A JP 31362793A JP 31362793 A JP31362793 A JP 31362793A JP H07169691 A JPH07169691 A JP H07169691A
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Abstract
(57)【要約】
【目的】 ベベル角が一定で耐圧のばらつきが小さく，
加工時のクラックによるリーク電流の増大や深い溝の形
成による後工程でのウエハー割れがなく，安定で容易に
ベベリングができる半導体装置の製造方法を提供するこ
と。 【構成】 主表面の結晶面方位が（１００）±３°のシ
リコン基板１の上に同一導電型でシリコン基板１より高
抵抗の第１の気相成長層２を形成して２層構造とし，ま
た酸化膜３を形成する。次いで，表側の酸化膜３をスト
ライプ状に開孔し，この開孔の窓にボロンを拡散してＰ
+ 拡散層を形成し，更にＮ- 気相成長層６，Ｎ+ 拡散層
７を順次形成する。また熱酸化膜８，８´の一部を選択
開孔し，この開孔窓の部分をボロシリケートガラス５の
部分まで選択エッチングして，メサエッチ溝Ｖを得，更
にメサエッチ溝Ｕを形成し，またパッシベーション層１
２，１３やＡｌ（エル）蒸着膜９，１０，１１を形成す
る。
加工時のクラックによるリーク電流の増大や深い溝の形
成による後工程でのウエハー割れがなく，安定で容易に
ベベリングができる半導体装置の製造方法を提供するこ
と。 【構成】 主表面の結晶面方位が（１００）±３°のシ
リコン基板１の上に同一導電型でシリコン基板１より高
抵抗の第１の気相成長層２を形成して２層構造とし，ま
た酸化膜３を形成する。次いで，表側の酸化膜３をスト
ライプ状に開孔し，この開孔の窓にボロンを拡散してＰ
+ 拡散層を形成し，更にＮ- 気相成長層６，Ｎ+ 拡散層
７を順次形成する。また熱酸化膜８，８´の一部を選択
開孔し，この開孔窓の部分をボロシリケートガラス５の
部分まで選択エッチングして，メサエッチ溝Ｖを得，更
にメサエッチ溝Ｕを形成し，またパッシベーション層１
２，１３やＡｌ（エル）蒸着膜９，１０，１１を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置の製造方法
に関し，特に高耐圧化手段としてベベリング加工が施さ
れている半導体装置の製造方法に関するものである。
に関し，特に高耐圧化手段としてベベリング加工が施さ
れている半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の高耐圧化手段として，ＰＮ
接合面に対して所定の傾斜角を持った面で切るように加
工する所謂ベベリング加工が，特に高い耐圧を要求され
る素子に対して，従来より採用されている。この種のベ
ベリング加工としては，具体的には，Ｖ字形のブレード
を用いてＶ字形溝を形成した後に加工歪みを除去するた
めのケミカルエッチングを施す方法，あるいは傾斜を付
けてブレードで溝を切っておいてケミカルエッチングを
施す方法などが採用されている。
接合面に対して所定の傾斜角を持った面で切るように加
工する所謂ベベリング加工が，特に高い耐圧を要求され
る素子に対して，従来より採用されている。この種のベ
ベリング加工としては，具体的には，Ｖ字形のブレード
を用いてＶ字形溝を形成した後に加工歪みを除去するた
めのケミカルエッチングを施す方法，あるいは傾斜を付
けてブレードで溝を切っておいてケミカルエッチングを
施す方法などが採用されている。
【０００３】
【発明が解決しようとする課題】しかしながら，上記し
た従来の方法では，機械的研削による加工であるため，
素子内部にクラックを導入したり，また加工歪みを除去
するための深いエッチングが必要であるなどの問題があ
った。
た従来の方法では，機械的研削による加工であるため，
素子内部にクラックを導入したり，また加工歪みを除去
するための深いエッチングが必要であるなどの問題があ
った。
【０００４】特に，加工の際にＶ字形のブレードを使用
する場合は，ブレードの摩耗によりベベル角がばらつ
き，これが原因で素子の耐圧がばらついてしまうことが
多い。一方，傾斜を付けて溝切りをする方法では，その
ための特殊な設備を用いなければならないし，またウエ
ハー全体に網目状に形成されたダイシング溝のために後
工程でウエハー割れが多発するという不都合があった。
する場合は，ブレードの摩耗によりベベル角がばらつ
き，これが原因で素子の耐圧がばらついてしまうことが
多い。一方，傾斜を付けて溝切りをする方法では，その
ための特殊な設備を用いなければならないし，またウエ
ハー全体に網目状に形成されたダイシング溝のために後
工程でウエハー割れが多発するという不都合があった。
【０００５】そこで，本発明の技術的課題は，ベベル角
が一定で耐圧のばらつきが小さく，また加工時のクラッ
クによるリーク電流の増大，あるいは深い溝の形成によ
る後工程でのウエハー割れがなくて，安定で容易にベベ
リングができる半導体装置の製造方法を提供することに
ある。
が一定で耐圧のばらつきが小さく，また加工時のクラッ
クによるリーク電流の増大，あるいは深い溝の形成によ
る後工程でのウエハー割れがなくて，安定で容易にベベ
リングができる半導体装置の製造方法を提供することに
ある。
【０００６】
【課題を解決するための手段】本発明によれば，主表面
の結晶面方位が（１００）±３°の半導体基板の上に，
これと同一導電型で前記半導体基板より高抵抗の第１の
気相成長層を形成して２層構造と成し，これを出発基板
として前記第１の気相成長層の表面に前記第１の気相成
長層とは逆の導電型の拡散層を形成した後，その上に前
記半導体基板と同一導電型の第２の気相成長層を形成す
ることを特徴とする半導体装置の製造方法が得られる。
上記の半導体基板としては，一導電型で高抵抗の半導体
基板が用いられる。
の結晶面方位が（１００）±３°の半導体基板の上に，
これと同一導電型で前記半導体基板より高抵抗の第１の
気相成長層を形成して２層構造と成し，これを出発基板
として前記第１の気相成長層の表面に前記第１の気相成
長層とは逆の導電型の拡散層を形成した後，その上に前
記半導体基板と同一導電型の第２の気相成長層を形成す
ることを特徴とする半導体装置の製造方法が得られる。
上記の半導体基板としては，一導電型で高抵抗の半導体
基板が用いられる。
【０００７】また，本発明によれば，前記出発基板とし
て，主表面の結晶面方位が（１００）±３°の半導体基
板の上に，これと同一導電型で前記半導体基板より低抵
抗の拡散層を形成して２層構造となしたものを用いたこ
とを特徴とする半導体装置の製造方法が得られる。上記
の半導体基板としては，一導電型で低抵抗の半導体基板
が用いられる。
て，主表面の結晶面方位が（１００）±３°の半導体基
板の上に，これと同一導電型で前記半導体基板より低抵
抗の拡散層を形成して２層構造となしたものを用いたこ
とを特徴とする半導体装置の製造方法が得られる。上記
の半導体基板としては，一導電型で低抵抗の半導体基板
が用いられる。
【０００８】更に，本発明によれば，前記逆の導電型の
拡散層を掘り出す際のエッチング液に，ヒドラジン水和
物または水酸化カリウム（ＫＯＨ）水溶液を用いること
を特徴とする半導体装置の製造方法が得られる。
拡散層を掘り出す際のエッチング液に，ヒドラジン水和
物または水酸化カリウム（ＫＯＨ）水溶液を用いること
を特徴とする半導体装置の製造方法が得られる。
【０００９】
【作用】本発明では，主表面の結晶面方位を（１００）
±３゜に選び，耐圧を左右する高抵抗層を必要最小限の
厚みで気相成長により最上層に形成するようにした。ま
たメサエッチングに際してはヒドラジン水和物またはＫ
ＯＨ水溶液を用いることにした。これにより，一定した
ベベル角（５４．７度）を得ることができる。そして本
発明では，角度付きメサ溝が，最低限の深さで，ケミカ
ルエッチングのみで行われるので，クラックや歪みが導
入されることがなく，またウエハー割れもなく，特性の
安定した素子を特殊な設備を用いることなく製造でき
る。
±３゜に選び，耐圧を左右する高抵抗層を必要最小限の
厚みで気相成長により最上層に形成するようにした。ま
たメサエッチングに際してはヒドラジン水和物またはＫ
ＯＨ水溶液を用いることにした。これにより，一定した
ベベル角（５４．７度）を得ることができる。そして本
発明では，角度付きメサ溝が，最低限の深さで，ケミカ
ルエッチングのみで行われるので，クラックや歪みが導
入されることがなく，またウエハー割れもなく，特性の
安定した素子を特殊な設備を用いることなく製造でき
る。
【００１０】
【実施例】以下，図面を参照して本発明の実施例を説明
する。尚，以下の説明では，埋込みゲート型静電誘導ト
ランジスタ（Static Induction Transistor ；以下「Ｓ
ＩＴ」という。）に本発明を応用した場合を例にとって
説明する。図１（ａ）乃至（ｈ）は本発明をＳＩＴに応
用した実施例の半導体装置の製造工程を順に示す図であ
る。図１（ａ）において，比抵抗ρが０．０１Ωｃｍ以
下で２８０μｍの厚みのＮ+ 基板から構成され，また結
晶面方位が（１００）±３゜にて切出したシリコン基板
１の上に，四塩化ケイ素（ＳｉＣｌ（エル）4 ）を成長
原料とし，また，水素（Ｈ2 ）ガスをキャリアガスとし
て，高周波炉において比抵抗ρが５〜１０Ωｃｍの気相
成長層２を，１１５０℃の温度で，１０〜１５μｍの厚
みで形成した。そしてこの工程により，シリコン基板１
で形成されるＮ+ 層（Ｎ+ ソースオーミック層）の上
に，上記の気相成長層２から形成されるＮ気相成長層
（Ｎソース層）が積層される構造を得た。また，次い
で，通常のｗｅｔ酸素（Ｏ2 ）ガスによる熱酸化膜３を
形成した。
する。尚，以下の説明では，埋込みゲート型静電誘導ト
ランジスタ（Static Induction Transistor ；以下「Ｓ
ＩＴ」という。）に本発明を応用した場合を例にとって
説明する。図１（ａ）乃至（ｈ）は本発明をＳＩＴに応
用した実施例の半導体装置の製造工程を順に示す図であ
る。図１（ａ）において，比抵抗ρが０．０１Ωｃｍ以
下で２８０μｍの厚みのＮ+ 基板から構成され，また結
晶面方位が（１００）±３゜にて切出したシリコン基板
１の上に，四塩化ケイ素（ＳｉＣｌ（エル）4 ）を成長
原料とし，また，水素（Ｈ2 ）ガスをキャリアガスとし
て，高周波炉において比抵抗ρが５〜１０Ωｃｍの気相
成長層２を，１１５０℃の温度で，１０〜１５μｍの厚
みで形成した。そしてこの工程により，シリコン基板１
で形成されるＮ+ 層（Ｎ+ ソースオーミック層）の上
に，上記の気相成長層２から形成されるＮ気相成長層
（Ｎソース層）が積層される構造を得た。また，次い
で，通常のｗｅｔ酸素（Ｏ2 ）ガスによる熱酸化膜３を
形成した。
【００１１】ここで，図１（ａ）に示した構造は，比抵
抗ρが５〜１０Ωｃｍで厚み２００μｍのＮ型（１０
０）面シリコン（Ｓｉ）ウエハーの裏面に，リン（Ｐ）
やアンチモン（Ｓｂ）を深さ１８０μｍ程度で高濃度拡
散し，このＳｉウエハーより低抵抗の高不純物濃度の拡
散層を形成してＮ／Ｎ+ の２層構造とした後に，全面熱
酸化を行う工程としても，同様に得られる。
抗ρが５〜１０Ωｃｍで厚み２００μｍのＮ型（１０
０）面シリコン（Ｓｉ）ウエハーの裏面に，リン（Ｐ）
やアンチモン（Ｓｂ）を深さ１８０μｍ程度で高濃度拡
散し，このＳｉウエハーより低抵抗の高不純物濃度の拡
散層を形成してＮ／Ｎ+ の２層構造とした後に，全面熱
酸化を行う工程としても，同様に得られる。
【００１２】次いで図１（ｂ）に示すように，図１
（ａ）の構造で表側に形成された二酸化ケイ素（ＳｉＯ
2 ）からなる酸化膜３を，通常のフォトリソグラフィー
技術を用いてストライプ状に選択開孔した。使用したフ
ォトレジストは，東京応化製のＯＭＲ８３（４０ｃｐ）
を用い，コンタクト露光方式で行った。この選択開孔で
開孔窓の幅は２．５〜３．０μｍとし，これにより幅が
約１０μｍの熱酸化膜３´を得た。
（ａ）の構造で表側に形成された二酸化ケイ素（ＳｉＯ
2 ）からなる酸化膜３を，通常のフォトリソグラフィー
技術を用いてストライプ状に選択開孔した。使用したフ
ォトレジストは，東京応化製のＯＭＲ８３（４０ｃｐ）
を用い，コンタクト露光方式で行った。この選択開孔で
開孔窓の幅は２．５〜３．０μｍとし，これにより幅が
約１０μｍの熱酸化膜３´を得た。
【００１３】更に，図１（ｂ）で形成した開孔窓にボロ
ン（Ｂ）を選択拡散し，図１（ｃ）のように，気相成長
層２にＰ+ 拡散層（Ｐ+ ゲート，ゲート電極層）４，４
´を形成する構造とした。拡散の表面濃度Ｎｓは２〜５
×１０19ｃｍ-3で，また深さｘj は２．０μｍとした。
拡散方式は，ＢＢｒ3 を原料とし，Ｎ2 ガスをキャリア
とし，またＯ2 ガスと混合して，９００℃と１１００℃
の２段階熱処理による液体拡散源開管方式の一般的な手
法によった。尚，拡散のドライブイン時に形成されたボ
ロシリケートガラス（ＢＳＧ）５の一部を，上記と同じ
ネガレジストを使用した通常のフォトリソグラフィー技
術により，選択的に残した。
ン（Ｂ）を選択拡散し，図１（ｃ）のように，気相成長
層２にＰ+ 拡散層（Ｐ+ ゲート，ゲート電極層）４，４
´を形成する構造とした。拡散の表面濃度Ｎｓは２〜５
×１０19ｃｍ-3で，また深さｘj は２．０μｍとした。
拡散方式は，ＢＢｒ3 を原料とし，Ｎ2 ガスをキャリア
とし，またＯ2 ガスと混合して，９００℃と１１００℃
の２段階熱処理による液体拡散源開管方式の一般的な手
法によった。尚，拡散のドライブイン時に形成されたボ
ロシリケートガラス（ＢＳＧ）５の一部を，上記と同じ
ネガレジストを使用した通常のフォトリソグラフィー技
術により，選択的に残した。
【００１４】次いで，図１（ｃ）の構造のウエハー表面
に，ＳｉＣｌ（エル）4 を原料としたＨ2 ガスをキャリ
アとして温度１１００℃でＮ- 気相成長層（Ｎ- ドレイ
ン層）６を形成した。またその後に，塩化ホスホリル
（ＰＯＣｌ（エル）3 ）を原料とし，窒素（Ｎ2 ）ガス
をキャリアとして，９５０℃，１０００℃の２段階熱処
理によりＮ+ 拡散層（Ｎ+ ドレインオーミック層）７を
形成して，図１（ｄ）の構造を得た。Ｎ- 気相成長層
は，比抵抗８０〜１００Ωｃｍ，厚みは約１００μｍで
ある。またＮ+ 層は，拡散の表面濃度Ｎｓが約１×１０
20ｃｍ-3で，深さｘj は１．５〜２．０μｍである。
に，ＳｉＣｌ（エル）4 を原料としたＨ2 ガスをキャリ
アとして温度１１００℃でＮ- 気相成長層（Ｎ- ドレイ
ン層）６を形成した。またその後に，塩化ホスホリル
（ＰＯＣｌ（エル）3 ）を原料とし，窒素（Ｎ2 ）ガス
をキャリアとして，９５０℃，１０００℃の２段階熱処
理によりＮ+ 拡散層（Ｎ+ ドレインオーミック層）７を
形成して，図１（ｄ）の構造を得た。Ｎ- 気相成長層
は，比抵抗８０〜１００Ωｃｍ，厚みは約１００μｍで
ある。またＮ+ 層は，拡散の表面濃度Ｎｓが約１×１０
20ｃｍ-3で，深さｘj は１．５〜２．０μｍである。
【００１５】また，図１（ｄ）において，Ｎ+ 拡散のド
ライブインの際に生成されたリンシリケートガラス（Ｐ
ＳＧ）からなる熱酸化膜８，８´の一部を通常のフォト
リソグラフィー手法により選択開孔し，図１（ｅ）の構
造を得た。ここで，選択開孔により形成された窓の位置
は，ゲート電極を掘出すべき部分の直上に対応させてい
る。
ライブインの際に生成されたリンシリケートガラス（Ｐ
ＳＧ）からなる熱酸化膜８，８´の一部を通常のフォト
リソグラフィー手法により選択開孔し，図１（ｅ）の構
造を得た。ここで，選択開孔により形成された窓の位置
は，ゲート電極を掘出すべき部分の直上に対応させてい
る。
【００１６】更に，図１（ｅ）において形成された開孔
窓の部分を，温度７０±２℃でヒドラジン水和物（ＮＨ
2 ・ＮＨ2 ・Ｈ2 Ｏ）中に浸漬して，埋め込まれている
ボロシリケートガラス５の部分まで選択エッチングを施
して，図１（ｆ）に示した構造を得た。この工程により
形成されたメサエッチ溝Ｖ（ゲート・ドレイン間メサ
溝）は，ゲートドレイン間のＰＮ接合面を角度５４．７
度で切るような面を形成している。図２に，メサエッチ
溝Ｖの近傍の拡大説明図を示した。図中，ｔ1 は約２８
０μｍ，ｔ2 は約１０〜１５μｍ，ｔ3 は約１００μ
ｍ，ｔ4 は約１．５〜２．０μｍである。
窓の部分を，温度７０±２℃でヒドラジン水和物（ＮＨ
2 ・ＮＨ2 ・Ｈ2 Ｏ）中に浸漬して，埋め込まれている
ボロシリケートガラス５の部分まで選択エッチングを施
して，図１（ｆ）に示した構造を得た。この工程により
形成されたメサエッチ溝Ｖ（ゲート・ドレイン間メサ
溝）は，ゲートドレイン間のＰＮ接合面を角度５４．７
度で切るような面を形成している。図２に，メサエッチ
溝Ｖの近傍の拡大説明図を示した。図中，ｔ1 は約２８
０μｍ，ｔ2 は約１０〜１５μｍ，ｔ3 は約１００μ
ｍ，ｔ4 は約１．５〜２．０μｍである。
【００１７】次いで，メサ溝Ｖの底部を局所的に選択開
孔し，通常のシリコンエッチヤントでゲート・ソース間
のＰＮ接合を周囲から分離する形でメサエッチングを行
い，図１（ｇ）のようにメサエッチ溝（ゲート・ソース
間メサ溝）Ｕを形成した。エッチャントとしては，フッ
酸，硝酸，酢酸を１：５：１の割合で混合した鏡面用エ
ッチャントを用いた。またエッチングに際しては，メサ
エッチ溝Ｖの斜面も同時に横方向へエッチングするよう
にした。
孔し，通常のシリコンエッチヤントでゲート・ソース間
のＰＮ接合を周囲から分離する形でメサエッチングを行
い，図１（ｇ）のようにメサエッチ溝（ゲート・ソース
間メサ溝）Ｕを形成した。エッチャントとしては，フッ
酸，硝酸，酢酸を１：５：１の割合で混合した鏡面用エ
ッチャントを用いた。またエッチングに際しては，メサ
エッチ溝Ｖの斜面も同時に横方向へエッチングするよう
にした。
【００１８】最後に，メサエッチ溝Ｖ，Ｕの斜面にそれ
ぞれガラスやシリコンレジンの焼付けによるパッシベー
ション層１２，１３を形成し，またＡｌ（エル）蒸着膜
（ソース電極メタル）９，Ａｌ（エル）蒸着膜（ゲート
電極メタル）１０，Ａｌ（エル）蒸着膜（ドレイン電極
メタル）１１を形成し，図１（ｈ）に示した構造の完成
した素子を得た。
ぞれガラスやシリコンレジンの焼付けによるパッシベー
ション層１２，１３を形成し，またＡｌ（エル）蒸着膜
（ソース電極メタル）９，Ａｌ（エル）蒸着膜（ゲート
電極メタル）１０，Ａｌ（エル）蒸着膜（ドレイン電極
メタル）１１を形成し，図１（ｈ）に示した構造の完成
した素子を得た。
【００１９】上記した実施例の製造方法によれば，べべ
リング加工を異方性エッチング手法によるものとしたた
め，なんら機械的な歪みを残すような加工を行わず，メ
サ溝の深さもウエハーの総厚み約３２０〜４０００μｍ
に対し１１５〜１２０μｍで，約１／３であるため，後
工程でも割れが発生することが殆どなくなり，マイクロ
クラックによる耐圧不良もなくなる。また，ベベル角θ
の値は結晶面方位で決まるため，極めて安定した値とな
り，耐圧のバラツキも極めて小さいものとなる。
リング加工を異方性エッチング手法によるものとしたた
め，なんら機械的な歪みを残すような加工を行わず，メ
サ溝の深さもウエハーの総厚み約３２０〜４０００μｍ
に対し１１５〜１２０μｍで，約１／３であるため，後
工程でも割れが発生することが殆どなくなり，マイクロ
クラックによる耐圧不良もなくなる。また，ベベル角θ
の値は結晶面方位で決まるため，極めて安定した値とな
り，耐圧のバラツキも極めて小さいものとなる。
【００２０】上記実施例により得られたＳＩＴにおい
て，ゲート・ドレイン間耐圧ＶGDO は１７５０〜１８０
０Ｖ，ゲート・ソース間耐圧ＶGSO は１５０〜１６０
Ｖ，オン抵抗ｒDSONは０．８〜０．９Ω，電圧増幅率μ
は２０〜３０であった。またＳＩＴの素子サイズは１４
ｍｍ×１２ｍｍであった。特に，ＶGDO の値が理論値の
８５〜９０％の範囲に入っていることが特に注目すべき
点であり，本発明の効果が実証できた。
て，ゲート・ドレイン間耐圧ＶGDO は１７５０〜１８０
０Ｖ，ゲート・ソース間耐圧ＶGSO は１５０〜１６０
Ｖ，オン抵抗ｒDSONは０．８〜０．９Ω，電圧増幅率μ
は２０〜３０であった。またＳＩＴの素子サイズは１４
ｍｍ×１２ｍｍであった。特に，ＶGDO の値が理論値の
８５〜９０％の範囲に入っていることが特に注目すべき
点であり，本発明の効果が実証できた。
【００２１】尚，以上は本発明をＳＩＴに応用した実施
例であるが，その他，高耐圧用のバイポーラトランジス
タやサイリスタなどの類似の他のデバイスへも適宜応用
可能であり，同様の効果が得られることは明らかであ
る。
例であるが，その他，高耐圧用のバイポーラトランジス
タやサイリスタなどの類似の他のデバイスへも適宜応用
可能であり，同様の効果が得られることは明らかであ
る。
【００２２】
【発明の効果】以上，本発明による半導体装置の製造方
法によれば，ベベル角が一定で耐圧のばらつきが小さ
く，また加工時のクラックによるリーク電流の増大，あ
るいは深い溝の形成による後工程でのウエハー割れがな
くて，安定で容易にベベリングをすることが可能にな
る。
法によれば，ベベル角が一定で耐圧のばらつきが小さ
く，また加工時のクラックによるリーク電流の増大，あ
るいは深い溝の形成による後工程でのウエハー割れがな
くて，安定で容易にベベリングをすることが可能にな
る。
【図１】（ａ）〜（ｈ）は，本発明をＳＩＴに応用した
実施例の半導体装置の製造方法の説明図である。
実施例の半導体装置の製造方法の説明図である。
【図２】図１（ｆ）におけるメサエッチ溝の近傍の拡大
図である。
図である。
１ シリコン基板 ２ 気相成長層 ３，３´ 熱酸化膜 ４，４´ Ｐ+ 拡散層 ５ ボロシリケートガラス ６ Ｎ- 気相成長層 ７ Ｎ+ 拡散層 ８，８´ 熱酸化膜 ９，１０，１１ Ａｌ（エル）蒸着膜 １２ パッシベーション層 １３ パッシベーション層 Ｕ，Ｖ メサエッチ溝
Claims (3)
- 【請求項１】 主表面の結晶面方位が（１００）±３°
の半導体基板の上に，これと同一導電型で前記半導体基
板より高抵抗の第１の気相成長層を形成して二層構造と
成し，これを出発基板として前記第１の気相成長層の表
面に前記第１の気相成長層とは逆の導電型の拡散層を形
成した後，その上に前記半導体基板とは同一導電型の第
２の気相成長層を形成することを特徴とする半導体装置
の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて，前記出発基板として，主表面の結晶面方位が
（１００）±３°の半導体基板の上に，これと同一導電
型で前記半導体基板より低抵抗の拡散層を形成して２層
構造となしたものを用いたことを特徴とする半導体装置
の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において，前記逆の導電型の拡散層を掘り出す際の
エッチング液に，ヒドラジン水和物または水酸化カリウ
ム水溶液を用いることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31362793A JPH07169691A (ja) | 1993-12-14 | 1993-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31362793A JPH07169691A (ja) | 1993-12-14 | 1993-12-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169691A true JPH07169691A (ja) | 1995-07-04 |
Family
ID=18043601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31362793A Pending JPH07169691A (ja) | 1993-12-14 | 1993-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169691A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303410A (ja) * | 2005-03-25 | 2006-11-02 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| US8697558B2 (en) | 2004-08-19 | 2014-04-15 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1993
- 1993-12-14 JP JP31362793A patent/JPH07169691A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8697558B2 (en) | 2004-08-19 | 2014-04-15 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8759870B2 (en) | 2004-08-19 | 2014-06-24 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2006303410A (ja) * | 2005-03-25 | 2006-11-02 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020925 |