JPH04230031A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04230031A JPH04230031A JP3170432A JP17043291A JPH04230031A JP H04230031 A JPH04230031 A JP H04230031A JP 3170432 A JP3170432 A JP 3170432A JP 17043291 A JP17043291 A JP 17043291A JP H04230031 A JPH04230031 A JP H04230031A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3178—Coating or filling in grooves made in the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/137—Resists
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【発明の属する技術分野】本発明は、必ずしも限定され
ないが、とくに半導体装置内において、ｐｎ接合を不活
性化（パッシベート）する方法の如くの半導体装置の製
造方法に関する。
ないが、とくに半導体装置内において、ｐｎ接合を不活
性化（パッシベート）する方法の如くの半導体装置の製
造方法に関する。
【０００２】
【従来の技術】英国特許ＧＢ−Ａ−１，２９３，８０７
は半導体装置の製造方法を記載しており、この方法は、
第１及び第２主表面を有する半導体本体を準備し、第１
主表面上に異なる材料の表面層を設け、表面層上に少な
くとも１つの窓を有するマスク層を画成し、この窓を通
じて、前記表面層及び半導体本体をエッチして、表面層
に開口を画成し、かつこの表面層の下側に位置していた
半導体本体に凹所を画成し、表面層のリム部がこの凹所
にオーバーハングする如くし、マスク層を除去し、さら
に表面層のリム部を除去する各工程を具えてなっている
。
は半導体装置の製造方法を記載しており、この方法は、
第１及び第２主表面を有する半導体本体を準備し、第１
主表面上に異なる材料の表面層を設け、表面層上に少な
くとも１つの窓を有するマスク層を画成し、この窓を通
じて、前記表面層及び半導体本体をエッチして、表面層
に開口を画成し、かつこの表面層の下側に位置していた
半導体本体に凹所を画成し、表面層のリム部がこの凹所
にオーバーハングする如くし、マスク層を除去し、さら
に表面層のリム部を除去する各工程を具えてなっている
。
【０００３】この英国特許ＧＢ−Ａ−１，２９３，８０
７に記載されたように、表面層は半導体本体内に形成さ
れる装置領域上に設けた酸化層であり、前記の凹所は、
この装置領域を画成する溝を形成するためエッチング（
蝕刻）され、半導体装置のｐｎ接合が、この溝で終端す
る如くする。溝の表面は電気泳動法（ｅｌｅｃｔｒｏｐ
ｈｏｒｅｓｉｓ ）で、析出させたガラス層で不活性化
（ｐａｓｓｉｖａｔｅ ）する。
７に記載されたように、表面層は半導体本体内に形成さ
れる装置領域上に設けた酸化層であり、前記の凹所は、
この装置領域を画成する溝を形成するためエッチング（
蝕刻）され、半導体装置のｐｎ接合が、この溝で終端す
る如くする。溝の表面は電気泳動法（ｅｌｅｃｔｒｏｐ
ｈｏｒｅｓｉｓ ）で、析出させたガラス層で不活性化
（ｐａｓｓｉｖａｔｅ ）する。
【０００４】溝のエッチングに際し、溝にオーバーハン
グ（突出する）酸化層のリム部が残る。一般にこのよう
なリップまたはリム部が存在すると、次の段階で設ける
層の被覆性が損なわれ、場合によってはこの被覆が破損
することもあるので、通常かかるリップまたはリム部は
次の層を設ける前に取除くことが望ましい。
グ（突出する）酸化層のリム部が残る。一般にこのよう
なリップまたはリム部が存在すると、次の段階で設ける
層の被覆性が損なわれ、場合によってはこの被覆が破損
することもあるので、通常かかるリップまたはリム部は
次の層を設ける前に取除くことが望ましい。
【０００５】英国特許ＧＢ−Ａ−１，２９３，８０７に
記載された例では、半導体本体またはウエハを、例えば
脱イオン化した水またはアルコールの如き不活性流体内
に置き、ウエハに超音波振動を加えて酸化リップを除去
するか、あるいは表面を軽くブラッシングすることでリ
ップ部を手動的に除去する。この第１の方法は、半導体
装置の一般の製造工程の一部でない他の処理をウエハに
加えるものであり、第２の方法は施工者の伎倆と器用さ
に大幅に依存する。
記載された例では、半導体本体またはウエハを、例えば
脱イオン化した水またはアルコールの如き不活性流体内
に置き、ウエハに超音波振動を加えて酸化リップを除去
するか、あるいは表面を軽くブラッシングすることでリ
ップ部を手動的に除去する。この第１の方法は、半導体
装置の一般の製造工程の一部でない他の処理をウエハに
加えるものであり、第２の方法は施工者の伎倆と器用さ
に大幅に依存する。
【０００６】
【発明の目的】本発明は、半導体装置の製造にあたり、
取扱い者の器用さあるいは伎倆に関係なく、例えば超音
波処理の如くの付加的な特殊処理を必要とせずに、前述
の凹所にオーバーハングしているリム部を除去しうる方
法を提供することをその目的とする。
取扱い者の器用さあるいは伎倆に関係なく、例えば超音
波処理の如くの付加的な特殊処理を必要とせずに、前述
の凹所にオーバーハングしているリム部を除去しうる方
法を提供することをその目的とする。
【０００７】
【目的を達成するための発明の構成】本発明では、第１
及び第２主表面を有する半導体本体を準備し、第１主表
面上に異なる材料の表面層を設け、表面層上に少なくと
も１つの窓を有するマスク層を画成し、この窓を通じて
、前記表面層及び半導体本体をエッチして、表面層に開
口を画成し、かつこの表面層の下側に位置していた半導
体本体に凹所を画成し、表面層のリム部がこの凹所にオ
ーバーハングする如くし、マスク層を除去し、さらに表
面層のリム部を除去する各工程を具えてなる半導体装置
の製造方法において、硬化に際して体積が変化する硬化
可能な流動性材料を前記表面層上並びに凹所内に流し込
み、前記リム部がこの流動性材料によって浸漬される如
くする工程と、該流動性材料を硬化させ、これによって
その体積を変化させ、リム部に力が加わるようにし、リ
ム部が表面層の残部より破断される如くする工程と、次
で硬化した流動性材料と共に表面層のリム部を除去する
工程とを具えてなることを特徴とする。
及び第２主表面を有する半導体本体を準備し、第１主表
面上に異なる材料の表面層を設け、表面層上に少なくと
も１つの窓を有するマスク層を画成し、この窓を通じて
、前記表面層及び半導体本体をエッチして、表面層に開
口を画成し、かつこの表面層の下側に位置していた半導
体本体に凹所を画成し、表面層のリム部がこの凹所にオ
ーバーハングする如くし、マスク層を除去し、さらに表
面層のリム部を除去する各工程を具えてなる半導体装置
の製造方法において、硬化に際して体積が変化する硬化
可能な流動性材料を前記表面層上並びに凹所内に流し込
み、前記リム部がこの流動性材料によって浸漬される如
くする工程と、該流動性材料を硬化させ、これによって
その体積を変化させ、リム部に力が加わるようにし、リ
ム部が表面層の残部より破断される如くする工程と、次
で硬化した流動性材料と共に表面層のリム部を除去する
工程とを具えてなることを特徴とする。
【０００８】以上の如く、本発明方法においては、第１
主表面上に設けた硬化可能な流動性材料を単に硬化させ
て、リム部に力を加え、これによりリム部が残りの表面
層部分より破断される如くし、次で硬化した流動性材料
と共にリム部を除去する。この流動性材料は半導体装置
の製造処理において、一般に簡単に手に入る材料とする
ので、本発明方法によるときは、上述の如き既知の方法
に比し遥かに経費が安くて済む。一般に例えば、ウエイ
コート（Ｗａｙｃｏａｔ …商品名）■４５０’ Ｃｐ
ネガティブ レジストのような普通のレジスト材料は
、一般の半導体の処理工程で利用しうる加熱工程で硬化
するので、上述の流動性材料として用いうる。ある場合
によっては、硬化した流動性材料を後に第２主表面に関
する処理の際保護マスクとして使用することができる。 流動性材料をレジストとするときは、例えばキシレン（
Ｘｙｌｅｎｅ）のような湿潤剤で表面層をリンス（洗浄
）することができる。
主表面上に設けた硬化可能な流動性材料を単に硬化させ
て、リム部に力を加え、これによりリム部が残りの表面
層部分より破断される如くし、次で硬化した流動性材料
と共にリム部を除去する。この流動性材料は半導体装置
の製造処理において、一般に簡単に手に入る材料とする
ので、本発明方法によるときは、上述の如き既知の方法
に比し遥かに経費が安くて済む。一般に例えば、ウエイ
コート（Ｗａｙｃｏａｔ …商品名）■４５０’ Ｃｐ
ネガティブ レジストのような普通のレジスト材料は
、一般の半導体の処理工程で利用しうる加熱工程で硬化
するので、上述の流動性材料として用いうる。ある場合
によっては、硬化した流動性材料を後に第２主表面に関
する処理の際保護マスクとして使用することができる。 流動性材料をレジストとするときは、例えばキシレン（
Ｘｙｌｅｎｅ）のような湿潤剤で表面層をリンス（洗浄
）することができる。
【０００９】一般に表面層は酸化層のような絶縁層とし
、リム部を除去した後は、凹所の表面を覆うさらに他の
層を設ける。ここに云うさらに他の層は、凹所が半導体
本体の装置領域を囲んで区画している溝の形態をしてい
るとき、そのｐｎ接合の電界を緩和する不活性層とし、
このｐｎ接合は、例えば、バイポーラ トランジスタ
のベース コレクタ領域間の接合で、前記溝に終端す
る。
、リム部を除去した後は、凹所の表面を覆うさらに他の
層を設ける。ここに云うさらに他の層は、凹所が半導体
本体の装置領域を囲んで区画している溝の形態をしてい
るとき、そのｐｎ接合の電界を緩和する不活性層とし、
このｐｎ接合は、例えば、バイポーラ トランジスタ
のベース コレクタ領域間の接合で、前記溝に終端す
る。
【００１０】
【実施例】以下図面により本発明を説明する。添付図面
は、発明の構成を示すのが目的であり、正確な縮尺で示
されているものではない。とくに層厚及び領域の寸法は
誇張して大きく示してあり、他の寸法はこれに比して小
さくしてある。また各図において同じ部分には同じ参照
番号を付して示してある。
は、発明の構成を示すのが目的であり、正確な縮尺で示
されているものではない。とくに層厚及び領域の寸法は
誇張して大きく示してあり、他の寸法はこれに比して小
さくしてある。また各図において同じ部分には同じ参照
番号を付して示してある。
【００１１】図中、とくに図１ないし図８は、半導体装
置１００ の製造方法を示すものである。本方法は、第
１及び第２主表面２及び３を有する半導体本体１を準備
し、第１主表面２上に異なる材料の表面層１０を設け、
表面層１０上に少なくとも１つの窓１２を有するマスク
層１１を画成し、窓１２を介して表面層１０及び半導体
本体１をエッチして、表面層１０内の開口１３と、表面
層１０の下側に延びて位置している半導体本体１内に凹
所１４を画成し、これによって凹所１４の上側にオーバ
ーハング（つきでている）している表面層１０のリム部
１０ａ が形成されるようにし、マスク層１１の除去及
び表面層１０のリム部１０ａ の除去を行う各工程を具
えてなる。
置１００ の製造方法を示すものである。本方法は、第
１及び第２主表面２及び３を有する半導体本体１を準備
し、第１主表面２上に異なる材料の表面層１０を設け、
表面層１０上に少なくとも１つの窓１２を有するマスク
層１１を画成し、窓１２を介して表面層１０及び半導体
本体１をエッチして、表面層１０内の開口１３と、表面
層１０の下側に延びて位置している半導体本体１内に凹
所１４を画成し、これによって凹所１４の上側にオーバ
ーハング（つきでている）している表面層１０のリム部
１０ａ が形成されるようにし、マスク層１１の除去及
び表面層１０のリム部１０ａ の除去を行う各工程を具
えてなる。
【００１２】本発明においては、表面層１０のリム部１
０ａ の除去は次の如くして行う。すなわち、硬化（セ
ット）に際して体積を変化する硬化可能な流動性材料１
５を表面層１０の上側並びに凹所１４内に流し込み、こ
れによってリム部１０ａ が流動性材料１５によって浸
漬されるようにし、次で流動性材料１５を硬化させて体
積変化を生じさせ、リム部１０ａ が表面層１０の残部
１０ｂ より破断される如くし、その後硬化した流動性
材料１５０ を表面層１０のリム部１０ａ と共に除去
する。
０ａ の除去は次の如くして行う。すなわち、硬化（セ
ット）に際して体積を変化する硬化可能な流動性材料１
５を表面層１０の上側並びに凹所１４内に流し込み、こ
れによってリム部１０ａ が流動性材料１５によって浸
漬されるようにし、次で流動性材料１５を硬化させて体
積変化を生じさせ、リム部１０ａ が表面層１０の残部
１０ｂ より破断される如くし、その後硬化した流動性
材料１５０ を表面層１０のリム部１０ａ と共に除去
する。
【００１３】すなわち、リム部１０ａ は、硬化可能な
流動性材料、例えば、半導体の製造分野では極めて容易
に利用可能なレジストを、例えば加熱することによって
レジストの体積を変化させて、この部分に力を加えるこ
とにより、残りの部分１０ｂ より破断することができ
る。
流動性材料、例えば、半導体の製造分野では極めて容易
に利用可能なレジストを、例えば加熱することによって
レジストの体積を変化させて、この部分に力を加えるこ
とにより、残りの部分１０ｂ より破断することができ
る。
【００１４】本発明の特殊な例として、縦形バイポーラ
トランジスタ、すなわち主電流通路が主表面２及び
３に沿うものでなく、これら主表面間となるバイポーラ
トランジスタの製造方法を図１ないし図８によって
説明する。
トランジスタ、すなわち主電流通路が主表面２及び
３に沿うものでなく、これら主表面間となるバイポーラ
トランジスタの製造方法を図１ないし図８によって
説明する。
【００１５】この実施例では、半導体本体１は、比較的
に低濃度にドープしたｎ形単結晶シリコン基板を有し、
この部分はバイポーラ トランジスタのコレクタ領域
４の第１部分４ａを形成する。この基板の第１部分４ａ
は典型的には、抵抗が１００ オームｃｍであり、厚さ
は１１０ μｍ （ミクロン）である。コレクタ領域４
の第２主表面３に隣接している部分４ｂのドーピング濃
度は、ｎ導電形不純物の拡散によって増加し、最終的に
コレクタの金属化被着を行ったときに良好なオーム接触
を形成するようにする。
に低濃度にドープしたｎ形単結晶シリコン基板を有し、
この部分はバイポーラ トランジスタのコレクタ領域
４の第１部分４ａを形成する。この基板の第１部分４ａ
は典型的には、抵抗が１００ オームｃｍであり、厚さ
は１１０ μｍ （ミクロン）である。コレクタ領域４
の第２主表面３に隣接している部分４ｂのドーピング濃
度は、ｎ導電形不純物の拡散によって増加し、最終的に
コレクタの金属化被着を行ったときに良好なオーム接触
を形成するようにする。
【００１６】このコレクタ領域４とは反対の導電形の、
すなわち本例の場合ｐ導電形のベース領域５を、ｐ導電
形の不純物、例えば硼素（ボロン）を拡散等によって第
１主表面２に導入して形成する。本例では、硼素を第１
主表面２の全表面領域に導入する。しかし、このベース
領域５はプレーナー（平面）領域として形成することも
できる。その場合には、第１主表面２にｐ導電形不純物
の導入前に、２酸化シリコンの層を熱生長させ、通常の
ホトリトグラフィク及びエッチング（蝕刻）技術によっ
て酸化層内に窓を開口させ、硼素導入のマスクとする。 このベース領域５は典型的に２５μｍ の深さまたは厚
さを有し、表面のドープ濃度は１×１０１８アトムｃｍ
−２とする。
すなわち本例の場合ｐ導電形のベース領域５を、ｐ導電
形の不純物、例えば硼素（ボロン）を拡散等によって第
１主表面２に導入して形成する。本例では、硼素を第１
主表面２の全表面領域に導入する。しかし、このベース
領域５はプレーナー（平面）領域として形成することも
できる。その場合には、第１主表面２にｐ導電形不純物
の導入前に、２酸化シリコンの層を熱生長させ、通常の
ホトリトグラフィク及びエッチング（蝕刻）技術によっ
て酸化層内に窓を開口させ、硼素導入のマスクとする。 このベース領域５は典型的に２５μｍ の深さまたは厚
さを有し、表面のドープ濃度は１×１０１８アトムｃｍ
−２とする。
【００１７】次で第１主表面２上に熱酸化物を生長させ
、窓を形成してバイポーラ トランジスタのエミッタ
領域６の形成のためｎ導電形不純物、本例では燐を導入
しうるようにする。エミッタ領域は任意の所望の形状と
なしうる。例えば、エミッタフィンガまたはストライプ
パターン（図には２つのフィンガしか示していない
が、これらはさらに多数設けうる）、櫛形パターンまた
は格子状のパターン等となしうる。エミッタ領域６は、
例えば深さを８μｍ とし、表面ドーパント濃度を約５
×１０２０アトムｃｍ−２とする。
、窓を形成してバイポーラ トランジスタのエミッタ
領域６の形成のためｎ導電形不純物、本例では燐を導入
しうるようにする。エミッタ領域は任意の所望の形状と
なしうる。例えば、エミッタフィンガまたはストライプ
パターン（図には２つのフィンガしか示していない
が、これらはさらに多数設けうる）、櫛形パターンまた
は格子状のパターン等となしうる。エミッタ領域６は、
例えば深さを８μｍ とし、表面ドーパント濃度を約５
×１０２０アトムｃｍ−２とする。
【００１８】エミッタ領域６の形成のための不純物の導
入は、エミッタ領域６上に酸化シリコン層が生長して熱
酸化物中の窓（ウンドウ）を充填する如くして行う。こ
の場合は、熱生長で形成された酸化物と、エミッタ領域
６の形成のための不純物導入中に形成された再生長酸化
物とが異なる材料の層１０を形成するが、この層１０は
絶縁層となる。しかし熱生長酸化物を除去しても良く、
また酸化シリコン層を堆積させて補充して、絶縁層１０
を完全なものにしても良い。典型的に領域内のこの絶縁
層１０は、１〜１．５ μｍ （ミクロン）とする。
入は、エミッタ領域６上に酸化シリコン層が生長して熱
酸化物中の窓（ウンドウ）を充填する如くして行う。こ
の場合は、熱生長で形成された酸化物と、エミッタ領域
６の形成のための不純物導入中に形成された再生長酸化
物とが異なる材料の層１０を形成するが、この層１０は
絶縁層となる。しかし熱生長酸化物を除去しても良く、
また酸化シリコン層を堆積させて補充して、絶縁層１０
を完全なものにしても良い。典型的に領域内のこの絶縁
層１０は、１〜１．５ μｍ （ミクロン）とする。
【００１９】第２主表面３上の酸化シリコン層７は、以
下に述べる工程中この表面を保護する。
下に述べる工程中この表面を保護する。
【００２０】図１に示す構造を形成した後、一般に感光
性のレジスト層とするマスク層１１を絶縁層１０の上に
設け、既知の技術でパターンを形成し、図２に示す窓を
形成し、この窓を通じて絶縁層１０及び半導体本体１の
エッチングを行いうるようにする。
性のレジスト層とするマスク層１１を絶縁層１０の上に
設け、既知の技術でパターンを形成し、図２に示す窓を
形成し、この窓を通じて絶縁層１０及び半導体本体１の
エッチングを行いうるようにする。
【００２１】次で既知の技術によって酸化シリコン絶縁
層１０をエッチして開口１３を画成する。次に窓１２と
開口１３とを通じて半導体本体１を等方性（ｉｓｏｔｒ
ｏｐｉｃａｌｌｙ ）にエッチして凹所１４を形成する
。次でマスク層１１を通常の技術で除去する。
層１０をエッチして開口１３を画成する。次に窓１２と
開口１３とを通じて半導体本体１を等方性（ｉｓｏｔｒ
ｏｐｉｃａｌｌｙ ）にエッチして凹所１４を形成する
。次でマスク層１１を通常の技術で除去する。
【００２２】この例では、凹所１４は半導体装置の領域
を画成する活性化した溝を形成する。とくにコレクタ領
域４ａとベース領域５との間を区画するｐｎ接合５ａに
至る半導体領域の区画用溝を形成する。この溝（凹所１
４）は、例えば６０〜７５μｍ であるが、その値は、
ベース及びコレクタ領域５及び４ａの深さに応じて定ま
ること当然である。
を画成する活性化した溝を形成する。とくにコレクタ領
域４ａとベース領域５との間を区画するｐｎ接合５ａに
至る半導体領域の区画用溝を形成する。この溝（凹所１
４）は、例えば６０〜７５μｍ であるが、その値は、
ベース及びコレクタ領域５及び４ａの深さに応じて定ま
ること当然である。
【００２３】この凹所１４の形成のためのエッチヤント
（腐食剤）は、等方性（無方向性）で動作するので、凹
所１４は下側及び側方の両方に向かってエッチされ、絶
縁層１０のリム部１０ａ の下側の半導体材料も除去す
る。絶縁層１０は、図３に示すように、アンダカットさ
れ、リム部１０ａは凹所１４にオーバーハングを形成す
る。
（腐食剤）は、等方性（無方向性）で動作するので、凹
所１４は下側及び側方の両方に向かってエッチされ、絶
縁層１０のリム部１０ａ の下側の半導体材料も除去す
る。絶縁層１０は、図３に示すように、アンダカットさ
れ、リム部１０ａは凹所１４にオーバーハングを形成す
る。
【００２４】絶縁層１０のオーバーハング リム部１
０ａ は、かく形成された凹所１４を含む表面に他の材
料層を設けるのを困難にするので、これを除去する必要
がある。
０ａ は、かく形成された凹所１４を含む表面に他の材
料層を設けるのを困難にするので、これを除去する必要
がある。
【００２５】上述の如く、また図４に示す如く、硬化に
際し体積が変化する硬化可能な流動性材料１５を表面層
１０上並びに凹所１４内に流し込み、リム部１０ａ が
この流動性材料１５内に浸漬されるようにする。次で流
動性材料１５を硬化させ、リム部１０ａ に力が加わる
ようにし、この部分を表面層１０の残りの部分１０ｂ
より破断する。この例では硬化可能な流動性材料１５は
、ウエイコート４５０ ｃｐ（Ｗａｙｃｏａｔ ４５Ｃ
Ｐ…商品名）ネガティブ レジストの如くの既知の材
料とする。例えば、第２主表面３より酸化物層７を除去
するような後の工程で、この硬化可能流動性材料１５を
保護マスクとして使用する場合には、流動性材料１５の
接着性を改良するように半導体本体１に既知の前処理を
加える。すなわち、例えば半導体本体１にベーク（焼結
）−プライム（塗装）−ベータ処理を加え、このプライ
ム工程中、表面層１０及び凹所１４を、既知のガス化合
物に露呈し、次段階で設ける流動性材料１５に対する接
着性を良好にする。次で例えば、キシレン（Ｘｙｌｅｎ
ｅ）等の、流動性材料１５の被覆性能を改良する湿潤剤
でリンスする。
際し体積が変化する硬化可能な流動性材料１５を表面層
１０上並びに凹所１４内に流し込み、リム部１０ａ が
この流動性材料１５内に浸漬されるようにする。次で流
動性材料１５を硬化させ、リム部１０ａ に力が加わる
ようにし、この部分を表面層１０の残りの部分１０ｂ
より破断する。この例では硬化可能な流動性材料１５は
、ウエイコート４５０ ｃｐ（Ｗａｙｃｏａｔ ４５Ｃ
Ｐ…商品名）ネガティブ レジストの如くの既知の材
料とする。例えば、第２主表面３より酸化物層７を除去
するような後の工程で、この硬化可能流動性材料１５を
保護マスクとして使用する場合には、流動性材料１５の
接着性を改良するように半導体本体１に既知の前処理を
加える。すなわち、例えば半導体本体１にベーク（焼結
）−プライム（塗装）−ベータ処理を加え、このプライ
ム工程中、表面層１０及び凹所１４を、既知のガス化合
物に露呈し、次段階で設ける流動性材料１５に対する接
着性を良好にする。次で例えば、キシレン（Ｘｙｌｅｎ
ｅ）等の、流動性材料１５の被覆性能を改良する湿潤剤
でリンスする。
【００２６】最終回転速度約１．５ 〜２．０ ｋ ｒ
ｐｍ （１０００回転／分）になるように３秒間で表面
層１０上になる可く多量のレジストを回転させ、絶縁層
となるこの層１０上のレジストの厚さが典型的に約２．
０ μｍ となるようにすると好都合である。かくする
ことにより絶縁層１０のオーバーハング（突出）したリ
ム部１０ａ はレジストの材料１５内に浸漬される。
ｐｍ （１０００回転／分）になるように３秒間で表面
層１０上になる可く多量のレジストを回転させ、絶縁層
となるこの層１０上のレジストの厚さが典型的に約２．
０ μｍ となるようにすると好都合である。かくする
ことにより絶縁層１０のオーバーハング（突出）したリ
ム部１０ａ はレジストの材料１５内に浸漬される。
【００２７】次でレジスト層１５に加熱あるいはベーキ
ング処理を加える。本例の場合、第１ に赤外線加熱装
置によって約５分より２０分間加熱し、次で通常の炉（
オーブン）内で１２０ ℃に約２０分間加熱する。この
加熱処理によってレジストは硬化（セット）または焼成
（キュア）され、その間にレジスト層１５の体積が変化
し、この例の場合収縮し、オーバーハングしているリム
部１０ａ に力を加え、これを絶縁層１０の他の部分１
０ｂ より破断する。図５は、レジスト層１５０ の硬
化によってリム部１０ａ に力が加わり、この部分が曲
げられる状態を略図的に示す図である。すなわち、レジ
スト（ホト レジスト）の如く、半導体装置の製造部
門において極めて広く一般に使用されていて容易に利用
できる材料を本発明の流動性材料１５として用いること
ができる。これによって、難しい技術を用いたり、容易
に入手し難い材料を用いることなく、簡単かつ安価な方
法でリム部１０ａを除去することができる。
ング処理を加える。本例の場合、第１ に赤外線加熱装
置によって約５分より２０分間加熱し、次で通常の炉（
オーブン）内で１２０ ℃に約２０分間加熱する。この
加熱処理によってレジストは硬化（セット）または焼成
（キュア）され、その間にレジスト層１５の体積が変化
し、この例の場合収縮し、オーバーハングしているリム
部１０ａ に力を加え、これを絶縁層１０の他の部分１
０ｂ より破断する。図５は、レジスト層１５０ の硬
化によってリム部１０ａ に力が加わり、この部分が曲
げられる状態を略図的に示す図である。すなわち、レジ
スト（ホト レジスト）の如く、半導体装置の製造部
門において極めて広く一般に使用されていて容易に利用
できる材料を本発明の流動性材料１５として用いること
ができる。これによって、難しい技術を用いたり、容易
に入手し難い材料を用いることなく、簡単かつ安価な方
法でリム部１０ａを除去することができる。
【００２８】次で在来の方法で裏面または第２主表面３
より酸化シリコン絶縁層７を除去する。この例では、こ
の除去工程中、硬化した流動性材料１５０ が表面の絶
縁層１０及び凹所１４の保護膜として作用する。
より酸化シリコン絶縁層７を除去する。この例では、こ
の除去工程中、硬化した流動性材料１５０ が表面の絶
縁層１０及び凹所１４の保護膜として作用する。
【００２９】次で硬化したレジスト材料１５０ を通常
の方法で除去する。例えば硝酸を噴霧し、その後短時間
のプラズマ エッチを行う。絶縁層１０の残りの部分
１０ｂ より破断されているリム部１０ａ をレジスト
材料と共に除去すると図６に示す如く、比較的にスムー
スな表面の構造が得られ、その上に次の工程層を設ける
ことができる。
の方法で除去する。例えば硝酸を噴霧し、その後短時間
のプラズマ エッチを行う。絶縁層１０の残りの部分
１０ｂ より破断されているリム部１０ａ をレジスト
材料と共に除去すると図６に示す如く、比較的にスムー
スな表面の構造が得られ、その上に次の工程層を設ける
ことができる。
【００３０】本例では前述の如く、凹所１４はベース・
コレクタｐｎ接合５ａに終端する不活性化（活性化を抑
制する）溝を形成する。従ってこの状態で、凹所１４内
に不活性化層８を設けうる。例えばガラス質の不活性化
材料の如くの任意の既知の材料を用いることができる。
コレクタｐｎ接合５ａに終端する不活性化（活性化を抑
制する）溝を形成する。従ってこの状態で、凹所１４内
に不活性化層８を設けうる。例えばガラス質の不活性化
材料の如くの任意の既知の材料を用いることができる。
【００３１】１例として、英国特許ＧＢ−Ａ−１，２９
３，８０７に記載された如くのガラス質材料を、第１主
表面２の露出半導体領域、すなわち凹所１４の表面に電
気泳動法で選択堆積させて不活性化層８を形成する。
３，８０７に記載された如くのガラス質材料を、第１主
表面２の露出半導体領域、すなわち凹所１４の表面に電
気泳動法で選択堆積させて不活性化層８を形成する。
【００３２】図７に示すように、ガラス材料を焼成して
不活性化層８を形成した後、既知の技術により、エミッ
タ及びベース接点用窓を形成し、図８に示すように、ベ
ース接点１６及びエミッタ接点１７と、第２主表面上の
コレクタ接点１８を析出金属化によって形成し、垂直バ
イポーラ トランジスタを形成する。
不活性化層８を形成した後、既知の技術により、エミッ
タ及びベース接点用窓を形成し、図８に示すように、ベ
ース接点１６及びエミッタ接点１７と、第２主表面上の
コレクタ接点１８を析出金属化によって形成し、垂直バ
イポーラ トランジスタを形成する。
【００３３】例えば電気泳動法（ｅｌｅｃｔｒｏｐｈｏ
ｒｅｓｉｓ ）で選択堆積工程を行い、不活性化層８を
設ける場合で、図７に示すように所望の箇所のみに堆積
を設ける場合には、この不活性化層８は、次の金属化工
程における接触窓の画成に少なくともその一部を使用す
ることができ、金属化工程を不活性化層８の縁部まで設
けることができる。このことは半導体装置が、例えばエ
ピタキシアル ダイオードであり、溝又は凹所１４で
境界されている第１主表面上に連続した金属化接点を設
けるを要する場合にはとくに有利である。接点用ウイン
ドウ マスクの少なくとも一部の画成に不活性化層８
を使用するときは、整合偏差を減ずることができ、これ
はより大きなパッキング密度（搭載密度）を可能とし、
従って一定の大きさのウエハによってより多数の装置を
製造することが可能となる。
ｒｅｓｉｓ ）で選択堆積工程を行い、不活性化層８を
設ける場合で、図７に示すように所望の箇所のみに堆積
を設ける場合には、この不活性化層８は、次の金属化工
程における接触窓の画成に少なくともその一部を使用す
ることができ、金属化工程を不活性化層８の縁部まで設
けることができる。このことは半導体装置が、例えばエ
ピタキシアル ダイオードであり、溝又は凹所１４で
境界されている第１主表面上に連続した金属化接点を設
けるを要する場合にはとくに有利である。接点用ウイン
ドウ マスクの少なくとも一部の画成に不活性化層８
を使用するときは、整合偏差を減ずることができ、これ
はより大きなパッキング密度（搭載密度）を可能とし、
従って一定の大きさのウエハによってより多数の装置を
製造することが可能となる。
【００３４】本発明の方法は、英国特許ＧＢ−Ａ−１，
５３６，５４５に記載された如くのサイリスタ、または
トライアックの如き装置の製造に用いうる。図９は本発
明方法によって製造したサイリスタを示す。
５３６，５４５に記載された如くのサイリスタ、または
トライアックの如き装置の製造に用いうる。図９は本発
明方法によって製造したサイリスタを示す。
【００３５】本サイリスタは、本例ではｎ導電形の如き
１導電形の不純物でドープし、サイリスタのｎ形ベース
を形成する単結晶シリコン基板２０より形成した半導体
本体１′を有する。この場合ｐ形の反対導電形の不純物
を半導体本体１′の第２主表面３′より導入し、高濃度
アノード領域２１を形成し、かつ第１主表面２′に注入
し、プレーナのｐ形ベース領域２２を形成する。英国特
許ＧＢ−Ａ−１，５３６，５４５により既知の方法で、
ｎ導電形カソードまたはエミッタ領域２３を形成する。 ｐ形ベース領域２２とｎ形ベース領域２０により画成さ
れるｐｎ接合２２ａ は壕または溝１４に終端する。上
述の英国特許ＧＢ−Ａ−１，５３６，５４５に発表され
ている方法で、高濃度ドープ アルミニウム領域２５
によって装置の壕部におけるｐｎ接合絶縁を設けうる。
１導電形の不純物でドープし、サイリスタのｎ形ベース
を形成する単結晶シリコン基板２０より形成した半導体
本体１′を有する。この場合ｐ形の反対導電形の不純物
を半導体本体１′の第２主表面３′より導入し、高濃度
アノード領域２１を形成し、かつ第１主表面２′に注入
し、プレーナのｐ形ベース領域２２を形成する。英国特
許ＧＢ−Ａ−１，５３６，５４５により既知の方法で、
ｎ導電形カソードまたはエミッタ領域２３を形成する。 ｐ形ベース領域２２とｎ形ベース領域２０により画成さ
れるｐｎ接合２２ａ は壕または溝１４に終端する。上
述の英国特許ＧＢ−Ａ−１，５３６，５４５に発表され
ている方法で、高濃度ドープ アルミニウム領域２５
によって装置の壕部におけるｐｎ接合絶縁を設けうる。
【００３６】壕または溝１４ａ は不活性化層８０で形
成される。この不活性化層は、図７及び８に示してある
ガラス質の不活性化層と類似のものであり、図２及び３
について説明した方法で製造し、溝１４ａ 上にオーバ
ーハングしている絶縁層１０′のリム部を不活性化層８
０の堆積前にすべて除去するようにし、絶縁層１０′の
残部１０′ｂ のみを残すようにする。カソード、ベー
ス及びアノード接点、２６， ２７， ２８は通常の方
法で設ける。
成される。この不活性化層は、図７及び８に示してある
ガラス質の不活性化層と類似のものであり、図２及び３
について説明した方法で製造し、溝１４ａ 上にオーバ
ーハングしている絶縁層１０′のリム部を不活性化層８
０の堆積前にすべて除去するようにし、絶縁層１０′の
残部１０′ｂ のみを残すようにする。カソード、ベー
ス及びアノード接点、２６， ２７， ２８は通常の方
法で設ける。
【００３７】メサ構造を画成し、装置の少なくとも１つ
の動作モードにおいてｐｎ接合が逆バイアスされるよう
にしたような半導体装置にも本発明を用いることができ
る。例えば、半導体装置がエピタキシアル ダイオー
ドの場合にも本発明方法を適用することができる。
の動作モードにおいてｐｎ接合が逆バイアスされるよう
にしたような半導体装置にも本発明を用いることができ
る。例えば、半導体装置がエピタキシアル ダイオー
ドの場合にも本発明方法を適用することができる。
【００３８】上述の導電形を反転しうることも当然であ
り、図８のｎｐｎ バイポーラ トランジスタに加え
て、ｐｎｐ バイポーラ トランジスタに用いること
もできる。さらに本発明方法は、半導体装置がシリコン
以外のものから造られる場合、及びヘテロ接合を含む場
合、例えばバイポーラトランジスタのエミッタ領域がシ
リコンベース領域内またはその上のシリコン カーバ
イトより成る場合にも適合できる。
り、図８のｎｐｎ バイポーラ トランジスタに加え
て、ｐｎｐ バイポーラ トランジスタに用いること
もできる。さらに本発明方法は、半導体装置がシリコン
以外のものから造られる場合、及びヘテロ接合を含む場
合、例えばバイポーラトランジスタのエミッタ領域がシ
リコンベース領域内またはその上のシリコン カーバ
イトより成る場合にも適合できる。
【００３９】上述の説明は、いわゆるメサ構造装置につ
いてであり、壕または溝１４ａ が不活性化溝であるが
、溝を半導体本体内にエッチして形成し、このエッチン
グを例えば他の半導体材料層で作り、必ずしも不活性化
層でない場合にも用いうる。とくに本発明は、絶縁ゲー
ト電界効果トランジスタ等の装置のＶＭＯＳまたはトレ
ンチフェット（Ｔｒｅｎｃｈｆｅｔ ）内の絶縁ゲート
の画成に必要な溝の形成に有利に用いうる。
いてであり、壕または溝１４ａ が不活性化溝であるが
、溝を半導体本体内にエッチして形成し、このエッチン
グを例えば他の半導体材料層で作り、必ずしも不活性化
層でない場合にも用いうる。とくに本発明は、絶縁ゲー
ト電界効果トランジスタ等の装置のＶＭＯＳまたはトレ
ンチフェット（Ｔｒｅｎｃｈｆｅｔ ）内の絶縁ゲート
の画成に必要な溝の形成に有利に用いうる。
【００４０】本発明は上述の他多くの変形が可能である
。よって本発明の精神を逸脱しない限り本発明の範囲に
属する。
。よって本発明の精神を逸脱しない限り本発明の範囲に
属する。
【図１】本発明方法によって例えば垂直バイポーラ
トランジスタを製造する場合、装置領域を半導体本体内
に設ける状況を説明する断面図、
トランジスタを製造する場合、装置領域を半導体本体内
に設ける状況を説明する断面図、
【図２】本発明方法の次の工程を示す図１と同様の断面
図、
図、
【図３】図１の半導体本体の図２の次の製造工程を示す
断面図、
断面図、
【図４】さらに次の工程の断面図、
【図５】さらに次の工程の断面図、
【図６】さらに次の工程の断面図、
【図７】さらに次の工程の断面図、
【図８】図１〜図７の工程で製造した垂直バイポーラ
トランジスタの断面図、
トランジスタの断面図、
【図９】本発明方法で製造しうる異なる半導体装置の断
面図である。
面図である。
１ 半導体本体
２，３ 主表面
４ コレクタ領域
５ ベース領域
６ エミッタ領域
８，８０ 不活性化層
１０， １０′ 表面層（絶縁層）
１０ａ リム部
１０ｂ， １０ｂ′ 表面層の残部
１１ マスク層
１２ 窓
１３ 開口
１４ 凹所
１５ 流動性材料
２６， ２７， ２８ 接点
Claims (10)
- 【請求項１】 第１及び第２主表面を有する半導体本
体を準備し、第１主表面上に異なる材料の表面層を設け
、表面層上に少なくとも１つの窓を有するマスク層を画
成し、この窓を通じて、前記表面層及び半導体本体をエ
ッチして、表面層に開口を画成し、かつこの表面層の下
側に位置していた半導体本体に凹所を画成し、表面層の
リム部がこの凹所にオーバーハングする如くし、マスク
層を除去し、さらに表面層のリム部を除去する各工程を
具えてなる半導体装置の製造方法において、硬化に際し
て体積が変化する硬化可能な流動性材料を前記表面層上
並びに凹所内に流し込み、前記リム部がこの流動性材料
によって浸漬される如くする工程と、該流動性材料を硬
化させ、これによってその体積を変化させ、リム部に力
が加わるようにし、リム部が表面層の残部より破断され
る如くする工程と、次で硬化した流動性材料と共に表面
層のリム部を除去する工程とを具えてなることを特徴と
する半導体装置の製造方法。 - 【請求項２】 硬化可能な流動性材料としてレジスト
材料を使用する請求項１記載の半導体装置の製造方法。 - 【請求項３】 レジスト材料を加熱によって硬化させ
る請求項２記載の半導体装置の製造方法。 - 【請求項４】 レジスト材料を表面層上に流し込む前
に、湿潤剤で表面層をリンスする請求項２または３記載
の半導体装置の製造方法。 - 【請求項５】 表面層を絶縁材料の層で形成する請求
項１，２，３または４記載の半導体装置の製造方法。 - 【請求項６】 リム部を除去した後、凹所の表面を覆
うさらに他の層を設ける請求項１ないし５のいずれかに
記載の半導体装置の製造方法。 - 【請求項７】 前記さらに他の層を不活性化層とする
請求項６記載の半導体装置の製造方法。 - 【請求項８】 半導体本体の装置領域を画成する溝と
して前記凹所を画成する請求項７記載の半導体装置の製
造方法。 - 【請求項９】 半導体本体内に形成されるバイポーラ
トランジスタのベース領域を画成する溝として凹所
を画成する請求項８記載の半導体装置の製造方法。 - 【請求項１０】 請求項１ないし９のいずれかの製造
方法によって製造した半導体装置。
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