JP5549532B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5549532B2 JP5549532B2 JP2010236389A JP2010236389A JP5549532B2 JP 5549532 B2 JP5549532 B2 JP 5549532B2 JP 2010236389 A JP2010236389 A JP 2010236389A JP 2010236389 A JP2010236389 A JP 2010236389A JP 5549532 B2 JP5549532 B2 JP 5549532B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- shaped groove
- ion implantation
- penetrating
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 57
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 238000009792 diffusion process Methods 0.000 claims description 65
- 238000000926 separation method Methods 0.000 claims description 52
- 238000005468 ion implantation Methods 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 30
- 238000000137 annealing Methods 0.000 claims description 25
- 238000001994 activation Methods 0.000 claims description 22
- 230000008569 process Effects 0.000 claims description 22
- 230000004913 activation Effects 0.000 claims description 20
- 238000001312 dry etching Methods 0.000 claims description 11
- 238000011282 treatment Methods 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 152
- 230000000149 penetrating effect Effects 0.000 description 70
- 230000002441 reversible effect Effects 0.000 description 67
- 230000000903 blocking effect Effects 0.000 description 44
- 229910052796 boron Inorganic materials 0.000 description 36
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 33
- 238000005530 etching Methods 0.000 description 32
- 238000002955 isolation Methods 0.000 description 22
- 230000015556 catabolic process Effects 0.000 description 16
- 239000012535 impurity Substances 0.000 description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 12
- 230000007547 defect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 12
- 238000005224 laser annealing Methods 0.000 description 12
- 229910052760 oxygen Inorganic materials 0.000 description 12
- 239000001301 oxygen Substances 0.000 description 12
- 239000013078 crystal Substances 0.000 description 10
- 238000005259 measurement Methods 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 239000000243 solution Substances 0.000 description 6
- 239000003513 alkali Substances 0.000 description 5
- 239000002585 base Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000005336 cracking Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000035515 penetration Effects 0.000 description 5
- 239000010453 quartz Substances 0.000 description 5
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 3
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- -1 boron ion Chemical class 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000002244 precipitate Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 230000009931 harmful effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012779 reinforcing material Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000347 anisotropic wet etching Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000004031 devitrification Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Element Separation (AREA)
- Thyristors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本発明は、ＩＣ、ＭＯＳ、絶縁ゲート型バイポーラトランジスタ（以降、ＩＧＢＴと略記する）等の半導体装置の製造方法に関する、特には双方向の耐圧特性を有する双方向デバイスまたは逆阻止型ＩＧＢＴの製造方法の改良に関する。
半導体装置として、逆阻止型ＩＧＢＴを採りあげて以下説明する。従来のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）は、主要な用途であるインバータ回路やチョッパー回路では、順方向の耐圧さえ確保できれば問題はなく、逆耐圧接合があるにもかかわらず、逆耐圧接合の接合終端面はチップ切断部側面に信頼性確保を考慮せずに露出したままの状態で作られていた。しかし、最近、マトリクスコンバータ等の直接リンク形変換回路であるＡＣ（交流）／ＡＣ変換回路、電流型ＤＣ／ＡＣ変換回路、新３レベル回路と言った一部のＤＣ（直流）／ＡＣ変換回路では、逆耐圧を有するスイッチング素子を使用して、回路の小型化、軽量化、高効率化、高速応答化および低コスト化を図ることが検討されている。
逆阻止型ＩＧＢＴでは逆阻止電圧能力を確保するために、製造プロセスを経た半導体基板（以降、ウエハと記すことがある）を賽の目状に切断して半導体チップ化する際に、各チップ内の逆耐圧用ｐｎ接合は、切断して露出されないように半導体チップの表面側に屈曲延在され、さらに表面の絶縁膜でその接合終端が保護され信頼性が確保されている。前記逆耐圧ｐｎ接合を表面側に延在させるためには半導体チップの裏面側のｐ型コレクタ層と同導電型（たとえばｐ型）の拡散層であって、一端が裏面ｐ型コレクタ層に連結され、他端は表面に延びるｐ型拡散層を必要とする。この拡散層はチップの側辺面に沿って形成される。ここではこのチップの側辺面に形成される拡散層を分離層と称する。
図２は、従来の逆阻止型ＩＧＢＴにおける分離層を形成する製造方法の一つを工程順に示す半導体基板（以降ウエハと記すこともある）の要部断面図である。この分離層を塗布拡散によって形成する方法を示す。まず、ウエハ１上に膜厚がおおよそ２．５μｍ程度のドーパントマスク用酸化膜２を熱酸化法で形成する（図２（ａ））。つぎに、この酸化膜にフォトリソグラフィ技術のパターニングとエッチングにより、ｐ型不純物ソースであるボロンを拡散させるための開口部３を形成する（図２（ｂ））。つぎに、開口部３にボロンソース５を塗布し、その後、拡散炉により高温、長時間の熱処理を行い、おおよそ数百μｍ程度の深さのｐ型の拡散層を形成する（図２（ｃ））。このｐ型の拡散層が分離層４となる。その後、逆阻止型ＩＧＢＴの完成図である図３に示すように表面側ＭＯＳ構造１０を形成した後、裏面側から前記分離層４の先端付近に達するまで研削して（図２（ｃ）の破線が裏面研削深さ）ウエハを薄くする。この研削面にｐ型コレクタ層６とコレクタ電極７で構成される裏面構造を形成する（図３）。前記分離層４の表面パターンの中心線に位置するスクライブラインでウエハを切断すると、図３の、切断端部８近傍の断面図に示す逆阻止型ＩＧＢＴチップができる。
図４は、従来の逆阻止型ＩＧＢＴにおける分離層４を形成する別の製造方法を工程順に示すウエハの要部断面図である。図４は、ウエハ１に表面から垂直に掘ったトレンチ（溝）１１の、ほぼ垂直な側辺面に沿って拡散層を形成して、前述の分離層４と同様の機能を有する分離層４ａとする工程を順に示す半導体基板の要部断面図である。
まず、数μｍの厚い酸化膜２でトレンチ形成用エッチングマスクを形成する（図４（ａ））。つぎに、数百μｍ程度の深さのトレンチ１１をドライエッチングで形成する（図４（ｂ））。つぎに、気相拡散にてトレンチ１１の側辺面へ不純物（ボロン）を導入してｐ型分離層４ａを形成する（図４（ｃ））。トレンチ内に絶縁膜、ポリシリコンなどの補強材を充填し、裏面研磨およびＩＧＢＴに必要な表面側ＭＯＳゲート構造１０、裏面ｐ型コレクタ層６およびコレクタ電極７を形成する。次に、トレンチ１１の中心または、図示しない２本のトレンチの間に位置するスクライブラインに沿ってダイシングしてウエハ１からＩＧＢＴチップを切り出すと、図５の、切断端部８近傍の断面図に示す逆阻止型ＩＧＢＴができる（特許文献１、２、３）。
前記図２に示す逆阻止型ＩＧＢＴの分離層を塗布拡散で形成する方法において、表面からボロンソース（ボロンの液状の拡散源）を塗布しボロンを熱拡散させ、数百μｍ程度の拡散深さのｐ型分離層を形成するためには、高温と長時間の熱拡散処理を必要とする。この結果、拡散炉を構成する石英ボード、石英管、石英ノズルなど石英治具のへたりや、ヒーターからの汚染、石英治具の失透現象による強度低下などの発生頻度が高くなり易く製造コストが高くなる。また、この塗布拡散法による分離層の形成では、マスク用酸化膜が長時間のボロン拡散に耐え、該酸化膜にボロンの突き抜けが生じないように、良質で厚い酸化膜を使用しなければならない。このようにマスクの耐久性が高い、つまり良質なシリコン酸化膜を得る方法としては熱酸化の方法が知られている。
このように、高温で長時間（たとえば１３００℃、２００時間）のボロンの拡散によるｐ型分離層の形成の際にも、マスク酸化膜の耐久性を有効にするためには、膜厚が約２．５μｍの熱酸化膜を必要とする。この膜厚２．５μｍの熱酸化膜形成のためには、例えば１１５０℃の酸化温度において必要な酸化時間は、良質な酸化膜が得られるドライ（乾燥酸素雰囲気）酸化では、約２００時間を必要とする。さらにこれらの酸化処理中には、大量の酸素がウエハ内部に導入されるために、酸素析出物や酸化誘起積層欠陥などの結晶欠陥が発生し、酸素のドナー化現象が生じることによるデバイス特性劣化や信頼性低下の弊害が生じる。
さらに、ボロンソース塗布後の拡散でも、通常は酸化雰囲気下で高温長時間の拡散処理が行われるため、ウエハ内部に格子間酸素が導入される。その結果、この拡散工程でも酸素析出物や酸素ドナー化現象、酸化誘起積層欠陥（ＯＳＦ：Ｏｘｉｄａｔｉｏｎ Ｉｎｄｕｃｅｄ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ）や、スリップ転位など結晶欠陥が発生する。これら結晶欠陥の近傍に形成されたｐｎ接合ではリーク電流が高くなり、このウエハの結晶欠陥の近傍に形成された熱酸化膜の耐圧、信頼性が大幅に劣化することが知られている。また、拡散中にウエハに取り込まれた酸素がドナー化し、耐圧が低下するという弊害を生じさせることもある。また、前記図２に示す塗布拡散による分離層の形成方法では、ボロン拡散はマスク酸化膜の開口部から、シリコンバルク中へ上下左右ほぼ等方的に進行する。その結果、深さ方向に２００μｍのボロン拡散を行う場合、同時に横方向にもボロンは１６０μｍも拡散し拡がるので、チップサイズの縮小という課題に対する障害となる。
前記図４に示すトレンチを利用する分離層の形成方法では、ドライエッチングによってトレンチを形成し、形成したトレンチの側壁にボロンを導入してｐ型分離層を形成する。その後、トレンチを絶縁膜、ポリシリコンなどの補強材で充填する。このようにして形成された図４に示すｐ型分離層は、高アスペクト比で幅の狭いトレンチを利用できるため、前記図２の熱拡散によるｐ型分離層と比べてデバイスピッチの縮小に関して有利である。しかし、深さ２００μｍ程度のエッチングに要する時間は、典型的なドライエッチング装置を用いた場合、１ウエハ当たり、１００分程度の処理時間が必要であり、リードタイムの増加、メンテナンス回数の増加など別の弊害をもたらす。また、ドライエッチングによって深いトレンチを形成する場合、マスクとしてシリコン酸化膜（ＳｉＯ２）を用いる場合、選択比が５０以下なので、数μｍ程度の厚いシリコン酸化膜を必要とする。その結果、コストの上昇や酸化誘起積層欠陥や酸素析出物などのプロセス誘起結晶欠陥導入による良品率低下という新たな弊害も生じさせる。さらにドライエッチングによる高アスペクト比のトレンチを利用した分離層形成プロセスでは、図６に示すように、トレンチ１１内で薬液残渣１２やレジスト残渣１３などが発生し易く、歩留まりの低下や信頼性の低下などの弊害を生じさせる問題がある。
通常、トレンチ１１の側壁に対してリンやボロンなどのドーパントを導入する場合、トレンチ１１の側壁が垂直となっているので、ウエハを斜めにしてイオン注入することによりトレンチ１１の側壁へのドーパント導入を行なう。しかし、アスペクト比の高いトレンチの側壁へのドーパント導入は、実効ドーズ量の低下、それに伴う注入時間の増加、実効投影飛程の低下、スクリーン酸化膜によるドーズ量ロス、注入均一性の低下などの弊害を生じさせる。この問題に対処するため、アスペクト比の高いトレンチ１１内へ不純物を導入するための手法として、イオン注入の代わりにＰＨ３（ホスフィン）やＢ２Ｈ６（ジボラン）などのガス化させたドーパント零囲気中にウエハを暴露させる気相拡散法が用いられることがあるが、ドーズ量の制御性において、イオン注入法に比べて劣る。また、アスペクト比の高いトレンチ１１内にはウエハ強度を上げるために、絶縁膜またはポリシリコンを充填させる工程を必要とするが、幅の狭いトレンチ内にはボイドと呼ばれる隙間ができ易く信頼性などの問題が発生する場合がある。
以上のような問題を解決する製造方法が提案されている。図１７はそのような製造方法における分離層形成のためのエッチング工程に係わる半導体基板の部分平面図である。詳しくは、この図１７の部分平面図は、（１００）面２３を有するウエハ１への格子状平面パターンからなる貫通Ｖ字溝エッチングにより区画される逆阻止型ＩＧＢＴチップのうち、９チップ分を示す。図１７では、貫通Ｖ字溝２１ａは湿式異方性エッチングにより形成されるので、逆阻止型ＩＧＢＴの側辺面は｛１１１｝面で表される方位面となる。図７（ａ）と（ｂ）は、ウエハ１から図１７に示す貫通Ｖ字溝２１ａで切り離される逆阻止型ＩＧＢＴの断面図（１チップ分）である（図７中の波形二重破線は図面に省略部分があることを示す）。（ａ）と（ｂ）は貫通Ｖ字溝エッチングを開始するウエハ１面がそれぞれ逆方向であることを示す断面図である。この逆阻止型ＩＧＢＴチップのように、ウエハ１の主面に格子状の平面パターンでエッチング形成されるＶ字形断面の貫通Ｖ字溝２１ａのテーパー面（側辺面９ａ、９ｂ）に沿って、イオン注入しアニール（活性化）することで、チップ領域の側辺面９ａに分離層４ｂが形成される。逆阻止型ＩＧＢＴチップの４つの側辺面９ａ、９ｂとなるテーパー面を形成する前述の貫通Ｖ字溝エッチングにはアルカリ性エッチング液を用いた異方性エッチングが採用される（特許文献４、５、６）。
さらに、図７（ｂ）に示すテーパー状の側辺面９ｂを持つ逆阻止型ＩＧＢＴは、逆方向傾斜面を有する前記図７（ａ）に比べ、エミッタ側（図７の図面の上側）の面を広く利用することができる。そうすると、エミッタ側の表層に形成される、ｎ型エミッタ領域１５とｐ型ベース領域１６に利用できる面積が大きくなるため、電流密度を大きくすることができ、同じ電流定格に対してはチップ面積を縮小できるメリットとなる。また、これら図７（ａ）（ｂ）に示す逆阻止型ＩＧＢＴでは分離層４ｂをイオン注入により、前述の高温長時間拡散に比べて極めて短かい処理時間で形成できるので、長時間の高温拡散による分離層４の形成方法が抱える結晶欠陥や酸素起因の欠陥の問題、さらには拡散炉のダメージの問題を一挙に解決できる。またさらに、前述の垂直トレンチを利用した製造方法に比べても、貫通Ｖ字溝のアスペクト比が低いため、垂直トレンチへの絶縁膜の充填時に問題となるボイドや残渣もなく、イオン注入の際のドーパントも簡単に導入できるメリットを有する。
前記特許文献４〜６の記載にあるように、アルカリ異方性エッチングで形成した貫通Ｖ字溝のテーパー面に沿って形成される分離層を有する逆阻止型ＩＧＢＴの製造方法では、前述のような種々の弊害を伴う長時間拡散を回避できる。しかしながら、イオン注入で形成する分離層の不純物分布の深さが極く浅いため、イオン注入に伴って形成される結晶欠陥が活性化処理（アニール）によっても充分回復されずに残った場合、結晶欠陥がｐｎ接合に近いので、逆バイアス時のリーク電流が大きくなり易く、逆耐圧が保てなくなる。また、結晶欠陥の回復処理方法としてレーザーアニール処理を採用した場合には、短時間（数十ｎs〜数μｓ）のレーザー照射であることおよびレーザー照射の焦点位置がウエハ表面と側辺面の分離層とで異なることにより焦点にずれが生じて、特に側辺面の分離層の活性化が不充分になり易く結晶欠陥が充分に回復できない場合のあることが分かった。さらに、レーザーアニールを行った場合は、レーザーの照射領域が狭いため、充分な活性化のためには、レーザー照射を走査させて狭い照射領域を面状に並べてイオン注入層全体をカバーするように照射する必要がある。この際に、走査に沿って照射痕が形成され、耐圧特性に悪影響を及ぼす場合がある。
またさらに、アルカリ異方性エッチングにより形成されるＶ字溝によるテーパー面を利用する逆阻止型ＩＧＢＴは、図８に示すように、前記Ｖ字溝の形成時に、ウエハを貫通させないで浅くし、対向する位置の反対面から形成したｐ型拡散層を、溝の底面に露出させる製造方法もある（図８中の波形二重破線は図面に省略部分があることを示す）。このような非貫通タイプのＶ字溝でもテーパー面にｐ型拡散層からなる分離層を形成すれば、逆阻止型ＩＧＢＴとすることができる。この構造でも前述のような高温長時間拡散に伴う問題点が緩和される。さらに、前述の貫通Ｖ字溝を有する逆阻止ＩＧＢＴのプロセスフロー（図７）では、貫通Ｖ字溝により分離されたチップを一体に保持するためにウエハの支持基板による接着を必要とするが、この非貫通タイプのＶ字溝ではウエハの支持基板が不要になるメリットがある。
しかしながら、前述の非貫通タイプのＶ字溝（以降、非貫通Ｖ字溝と略記）の製造工程に関し、他方の主面（裏面）の格子状平面パターンが交差する溝部分の４隅では、その１隅の近傍を示す図１５の斜視図のように、溝内に形成される角張ったコーナー角部Ａと溝の底面である薄いエミッタ側シリコン面Ｂとが所定の角度で交差する部分が形成される。裏面に、前述のような端部に溝からなる凹部を有する逆阻止型ＩＧＢＴのチップは、実装基板上にマウントしたことを示す図１６（ｂ）の断面図のように、裏面側の端部の凹部が実装基板２０に半田２１で接合される際に下側になる。この半田付け作業の際にチップ３０ｂに加えられる熱履歴によって、チップ３０ｂ端部の前記凹部には、逆阻止ＩＧＢＴのチップ３０ｂおよび半田２１が有している異なる材料間の熱膨張係数の違いに基づく応力が発生し、特に前記ＡとＢの交点近傍にその応力が集中する。この応力集中による応力歪により、チップ３０ｂの端部にクラックが入り半導体特性が破壊される場合のあることが分かった。さらには、チップ３０ｂにクラックが入らない場合でも、チップ３０ｂの最表面を覆うパッシベーション膜を剥がすことがあり、信頼性特性が低下する惧れが生じる。図１６（ａ）は通常のＩＧＢＴ３０ａを実装基板２０に半田２１で接合した状態を示す断面図であり、比較のために示した。
本発明は、以上説明した点を鑑みてなされたものであり、本発明の目的は、半導体基板に異方性エッチングで形成される非貫通Ｖ字溝による凹部を有する半導体チップが、半田付けの熱履歴による前記凹部のコーナー部への応力集中により、半導体特性が劣化することを抑制することのできる半導体装置の製造方法を提供することである。
本発明は、前記本発明の目的を達成するために、（１００）面を主面とする第１導電型半導体基板の一方の主面に、格子状の平面パターンの第２導電型拡散層を形成する第１工程と、他方の主面に、前記格子状の平面パターンと同ピッチの格子状の平面パターンで配置され、前記他方の主面に平行であって前記第２導電型拡散層が露出する底面と該底面から立ち上がるテーパー状の側辺面とを有するＶ字溝を異方性エッチングにより形成する第２工程と、前記側辺面に囲まれる他方の主面に第２導電型半導体層を形成するためにイオン注入する第３工程と、該側辺面に沿って、前記一方の主面側の第２導電型拡散層と前記他方の主面の第２導電型半導体層とを導電接続する第２導電型分離層を形成するためにイオン注入する第４工程と、レーザー照射または等方性ドライエッチングで前記Ｖ字溝の側辺面のコーナー部と底面との交差部近傍の面取り処理をする第５工程と、前記第３工程と第４工程のイオン注入後の活性化処理のために、レーザーアニール、低温アニール、フラッシュランプアニールのうち、少なくとも一つのアニールを行う第６工程を有する半導体装置の製造方法とすることに依っても、前記本発明の目的を達成することができる。前記半導体装置の製造方法において、前記第３工程の第２導電型半導体層と前記第４工程の第２導電型分離層形成用のイオン注入を同時に行い、該イオン注入後の活性化処理を同時に行うことが好ましい。さらに、前記第３工程および前記第４工程における各イオン注入後の活性化処理と前記第５工程の面取り処理とをレーザー照射により同時に行うことも望ましい。
本発明によれば、半導体基板に異方性エッチングで形成される非貫通Ｖ字溝による凹部を有する半導体チップが、半田付けの熱履歴による前記凹部のコーナー部への応力集中により、半導体特性が劣化することを抑制することのできる半導体装置の製造方法を提供することができる。
以下、本発明の半導体装置の製造方法にかかる実施例について、特に半導体装置として、逆阻止型ＩＧＢＴを採りあげ、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。以下の説明では、第１導電型としてｎ型を、第２導電型としてｐ型をそれぞれ用いる。また、半導体装置がＩＧＢＴの場合、一方の主面をＩＧＢＴのエミッタ側または表面、他方の主面をＩＧＢＴのコレクタ側または裏面とする。
以下、耐圧６００Ｖの逆阻止型ＩＧＢＴについて、本発明にかかる好ましい実施例について、詳細に説明する。この逆阻止型ＩＧＢＴは、（１００）面を主面とするＦＺ−ｎ型シリコン半導体基板１の一方の主面（表面）に、深さ約１２０μｍのｐ型拡散層が格子状平面パターンで形成され、この格子に囲まれた矩形状の領域にそれぞれ半導体素子領域を備えている。半導体素子領域には逆阻止型ＩＧＢＴの表面側を構成するＭＯＳゲート構造、耐圧構造を備える。前記ｐ型拡散層に対向する他方の主面（裏面）には、アルカリ異方性エッチングによって形成される非貫通Ｖ字溝を有する。この非貫通Ｖ字溝は他方の主面に平行な底面を有し、この底面には前記一方の主面に形成された前記ｐ型拡散層の底部が露出している。この非貫通Ｖ字溝は、ウエハの他方の主面に格子状平面パターンで形成され、前記ウエハの一方の主面にあるｐ型拡散層の格子状平面パターンとは同ピッチパターンであって対向するように配置されるので、この格子状平面パターンの中央で、たとえば、ダイシングし切断すると、逆阻止型ＩＧＢＴチップとしてウエハから取り出すことができる。前記非貫通Ｖ字溝は深さ約８０μｍにある底面と、該底面から他方の主面（裏面）に立ち上がるテーパー状の側辺面を有している。該テーパー状の側辺面に囲まれる前記他方の主面には、ｐ型コレクタ層（第２導電型半導体層）を備え、この側辺面に沿って、前記一方の主面の前記ｐ型拡散層と前記他方の主面のｐ型コレクタ層とを導電接続するｐ型分離層を備えている。本発明は、逆阻止型ＩＧＢＴを他方の主面から垂直方向から見て、前記テーパー状の側辺面が交差するコーナー部と前記Ｖ字溝の底面との交差部近傍が面取り形状にされていることが特徴である。
本発明にかかる実施例１について、特徴部分を中心に以下詳細に説明する。ｎ型ウエハの一方の主面側に、格子状の平面パターンで、深さ約１２０μｍ、幅約２００μｍのｐ型拡散層を形成する（第１工程）。深さ１２０μｍ程度であれば、高温の熱拡散であっても、前述のような深さ数百μｍの熱拡散に必要な１３００℃、２００時間の高温の熱拡散によるデメリットはかなり緩和され、大きな問題は生じない。
このｐ型拡散層に囲まれたウエハの（１００）面に、ｐ型ベース領域、ｐ型ベース領域表面にｎ型エミッタ領域、該ｎ型エミッタ領域と前記ｎ型ウエハの表面領域に挟まれるｐ型ベース領域の表面にゲート絶縁膜を介して設けられるゲート電極などからなるＭＯＳゲート構造およびゲート電極上を層間絶縁膜で覆った後、アルミニウムを主成分とするエミッタ電極を周知の製造方法で形成する。その後、ウエハの他方の主面を研磨してウエハ厚さを１８０μｍにする。ウエハプロセスの投入当初から１８０μｍ厚さのウエハを用いる場合は、裏面研削してウエハ厚を薄くする工程は不要である。
厚さ１８０μｍのウエハの他方の主面に深さ８０μｍの非貫通Ｖ字溝を、一方の主面のｐ型拡散層の格子状平面パターンと同ピッチの格子状平面パターンで形成する。この深さ８０μｍの非貫通Ｖ字溝は、他方の主面側に形成した熱酸化膜をマスクとして、その開口部に露出するウエハの（１００）面を、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）の５％溶液を用いて、８０℃で２時間４０分間エッチングをすることにより得られる。その結果、ウエハの他方の主面側には、裏面側で広く、深くなるにつれて狭くなる、断面が台形状である非貫通Ｖ字溝が形成される（第２工程）。この非貫通Ｖ字溝の内側には半導体チップの４側辺面となる{１１１}面からなる側壁が形成される。この非貫通Ｖ字溝の開口幅を１５０μｍとした場合、底面までの深さは８０μｍ、非貫通Ｖ字溝の底面の幅は３６μｍの（１００）面となる。形成した非貫通Ｖ字溝の（１００）面からなる底面には、一方の主面側のエミッタ側から形成した前記ｐ型拡散層の底部が露出する。
非貫通Ｖ字溝を形成するエッチング液に関しては、前述のＴＭＡＨ水溶液の他に、水酸化カリウム２１：イソプロピルアルコール８：水７１の混液からなるエッチング液を用い、５０℃から７０℃程度に恒温保持しながら前述と同様の非貫通Ｖ字溝を形成することもできる。さらに他のエッチング液としては、ヒドラジン、エチレンジアミンなどを含む水溶液を用いることもできる。
前述のエッチング液では、（１００）面に対するエッチング速度が（１１１）面のエッチング速度に比べておよそ１００倍早いため、エッチングを継続させると、いずれ底面の（１００）面は消失し、側辺面（側壁）が（１１１）面と等価な｛１１１｝面からなるＶ字溝となって停止する。また、このエッチング液の（１００）面と（１１１）面へのエッチング速度の相違を利用すれば、エッチングマスクの開口幅によってＶ字溝の深さを制御することが事実上可能となる。ウエハでは、（１００）面と（１１１）面とのなす角が５４．７°であるため、たとえば、実施例１では開口幅を１５０μｍとし、Ｖ字溝の深さはおよそ８０μｍでストップさせる。そのような傾斜面９ｃと、反対面から形成したｐ型拡散層３１の底部が露出する底面とを備える非貫通Ｖ字溝２１ｂを形成したウエハ１の断面図を図１８（ａ）に示す。
さらに、以上の非貫通Ｖ字溝を形成するエッチング方法として、アルカリ異方性エッチングを採りあげて説明したが、非貫通Ｖ字溝を形成するその他の方法として、先端の形がＶ字形または逆台形のダイシングブレードを用いることもできる（第２工程）。この場合は、ダイシングブレードで非貫通Ｖ字溝を形成した後、等方性ドライエッチングすれば、ブレードによる表面歪を除去すると同時にコーナー部の４隅の面取り処理を行うことができる。
前記図１８（ａ）の断面図に示した傾斜面９ｃを有する非貫通Ｖ字溝２１ｂの形成後、本発明にかかる図１８（ｂ）に示されるコーナー下部が丸みを帯びた傾斜面９ｄを有する非貫通Ｖ字溝２１ｂを作製する製造プロセスを図１に示す。まず、非貫通Ｖ字溝２１ｂが形成されたウエハ１の他方の主面（コレクタ面）に厚さ０．５μｍ〜５μｍ程度のレジストマスク３２を形成する（図１（ａ））。非貫通Ｖ字溝２１ｂの底面に向けて矢印で示すレーザー照射を施す（図１（ｂ））。レーザーデバイスとしてＹＡＧ２ωレーザー（波長５３２ｎｍ，半値幅１００ｎｓ）を用い、エネルギー密度４Ｊ／ｃｍ２で他方の主面（コレクタ面）に垂直方向から照射する。図１（ａ）に示す側辺面９ｃの上方のコレクタ面は、レジストマスク３２でマスクされているので、また、レーザー照射の光が当たらない。このレジストマスク３２は、非貫通Ｖ字溝２１ｂの形成のためにＴＭＡＨによるエッチング処理した際のレジストマスク３２をそのまま用いることもできる。エッチングマスクとして酸化膜を用いた場合は再度レジストマスクを形成する。このレーザー照射により、図１８（ｂ）に示す曲率半径Ｒ＝５０μｍ程度に面取りされたコーナー部を持つ側辺面９ｄを形成することができる（図１（ｂ）、（ｃ））（第３工程）。なお、側辺面にもレーザー照射されるが、側辺面は傾斜しているので、単位面積当たりの照射エネルギー密度は小さくなって面取りの影響は小さい。一方、底面に近い側辺面下部では大きい照射エネルギーにより表面が溶融し、有効に丸みを帯びるように面取りされるのである。なお、ここではレーザー照射のマスクとしてレジストマスクで記載したが、メタルのハードマスクを用いてもよい。
引き続き、図１（ｃ）に示すように、このレジストマスク３２を用いて、側辺面にボロンをイオン注入する。ボロンのイオン注入条件はドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２／４５ｋｅＶである。この際、垂直な側壁を有する通常の垂直トレンチへのイオン注入のように半導体基板を傾斜させて側壁に注入してもよいが、図１（ｃ）の場合、非貫通Ｖ字溝２１ｂの側辺面９ｄの傾斜角度がおよそ１２５°であるので、ウエハを傾けずに半導体基板面に垂直に入射するようにして注入することができる。この結果、非貫通Ｖ字溝２１ｂの側辺面９ｄに、前記第１工程で形成されたｐ型拡散層３１に一方の端部４ｂで接続されるボロンのイオン注入層が形成される。続いて、レーザー照射（ＹＡＧ２ωレーザー（波長５３２ｎｍ，半値幅１００ｎｓ）を照射エネルギー密度（４Ｊ／ｃｍ２）で行う。このレーザーアニールにより側辺面９ｄのイオン注入層が活性化されてｐ型拡散層からなる分離層４ｂが形成される。
次に、図１９の実施例１にかかる逆阻止ＩＧＢＴの断面図に示すように、非貫通Ｖ字溝２１ｂ内をレジスト（図示しない）でマスクし直し、ボロンのイオン注入により非貫通Ｖ字溝で囲まれた平面に前記分離層４ｂに接続されるボロンイオン注入層を形成する。再度、レーザー照射（ＹＡＧ２ωレーザー（波長５３２ｎｍ，半値幅１００ｎｓ）を照射エネルギー密度（４Ｊ／ｃｍ２）で行う。このレーザーアニールによりイオン注入層が活性化されてｐ型拡散層からなるｐ型コレクタ層６が形成される（図１９−図中の波形二重破線は図面に省略部分があることを示す）。
前記非貫通Ｖ字溝２１ｂの側辺面９ｄに形成された前記ｐ型拡散層による分離層４ｂは、非貫通Ｖ字溝２１ｂの底面で、半導体基板の一方の面から形成されたｐ型拡散層３１に一方の端部で接続し、他方の面側のコレクタ面に形成されているｐ型コレクタ層６に他方の端部で接続することになるので、同導電型のｐ型領域が半導体基板の一方の主面から他方の主面に繋がることになる。その結果、分離層４ｂはコレクタｐｎ接合３２の終端面をウエハの一方の主面（表面）側に移動させる。表面に露出したコレクタｐｎ接合３２の終端面は一方の主面（表面）の絶縁膜１９により保護される（図１９）。
最後に、他方の主面のｐ型コレクタ層６の上にはＴｉ、Ｎｉ、Ａｕなどからなるコレクタ電極７を被着させると、本発明にかかる逆阻止型ＩＧＢＴができる（図１９）。
以上説明した本発明の実施例１にかかる非貫通Ｖ字溝を有する逆阻止型ＩＧＢＴでは、組み立て時に半田接合による熱履歴を受ける際に生じ易い、非貫通Ｖ字溝の４隅コーナー部への応力集中が緩和されるので、基板厚さの薄い４隅コーナー部への応力集中によるチップの割れカケ、半導体特性の劣化等を抑制することができる。
以上説明した本発明の実施例１にかかる非貫通Ｖ字溝を有する逆阻止型ＩＧＢＴでは、組み立て時に半田接合による熱履歴を受ける際に生じ易い、非貫通Ｖ字溝の４隅コーナー部への応力集中が緩和されるので、基板厚さの薄い４隅コーナー部への応力集中によるチップの割れカケ、半導体特性の劣化等を抑制することができる。
本発明にかかる実施例２について、特徴部分を中心に以下説明する。
前記実施例１に記載の方法と同様に非貫通Ｖ字溝２１ｂを形成し、レーザー照射により非貫通Ｖ字溝２１ｂの側辺面９ｃの下部の面取り処理を行った後に、イオン注入と活性化を行う。その活性化方法として、実施例２では実施例１のレーザーアニールとは異なり、低温アニール（以下アニールを活性化の意味で用いる）を実施する。イオン注入はボロンを、ドーズ量１×１０１４（ｃｍ−２）／５０ｋｅＶの条件で行い、低温での炉アニール条件は３８０℃、１時間で行なう。この温度は、４５０℃付近での酸素のドナー化による特性悪化を考慮して、４５０℃を避けるようにして決められた温度である。
前記実施例１に記載の方法と同様に非貫通Ｖ字溝２１ｂを形成し、レーザー照射により非貫通Ｖ字溝２１ｂの側辺面９ｃの下部の面取り処理を行った後に、イオン注入と活性化を行う。その活性化方法として、実施例２では実施例１のレーザーアニールとは異なり、低温アニール（以下アニールを活性化の意味で用いる）を実施する。イオン注入はボロンを、ドーズ量１×１０１４（ｃｍ−２）／５０ｋｅＶの条件で行い、低温での炉アニール条件は３８０℃、１時間で行なう。この温度は、４５０℃付近での酸素のドナー化による特性悪化を考慮して、４５０℃を避けるようにして決められた温度である。
図９の（ａ）は、その時の非貫通Ｖ字溝２１ｂの側辺面９ｄにおけるＳＲ測定により求めたｐ型分離層の不純物濃度プロファイル図である。ボロンのイオン注入層の活性化率は１％程度と低いが、逆耐圧特性を有するＩＧＢＴを形成することができる。
以上説明した本発明の実施例２にかかる非貫通Ｖ字溝を有する逆阻止型ＩＧＢＴでは、組み立て時に半田接合による熱履歴を受ける際に生じ易い、非貫通Ｖ字溝の４隅コーナー部への応力集中が緩和されるので、基板厚さの薄い４隅コーナー部への応力集中によるチップの割れカケ、半導体特性の劣化等を抑制することができる。
本発明にかかる実施例３について、特徴部分を中心に以下説明する。実施例１に記載の方法と同様に非貫通Ｖ字溝２１ｂを形成し、レーザー照射により非貫通Ｖ字溝２１ｂの側辺面９ｃの下部の面取り処理を行った後に、非貫通Ｖ字溝２１ｂの側辺面９ｄへのボロンのイオン注入により、分離層形成用イオン注入層を形成する（図１）。実施例３では、そのイオン注入層を活性化して分離層４ｂとするためにフラッシュランプアニールを行うことが前述の実施例１、２と異なる点である。イオン注入はボロンをドーズ量１×１０１４（ｃｍ−２）／５０ｋｅＶの条件で行い、フラッシュランプアニールは、酸素のドナー化の影響をほとんど受けない３００℃に予めウエハを加熱して温度上昇させた状態で、３０Ｊ／ｃｍ２のエネルギー密度で照射を行った。図１０の（ａ）は、その時の非貫通Ｖ字溝の側辺面におけるＳＲ測定により求めたｐ型分離層の不純物濃度プロファイル図である。ボロン層の活性化率は４０％程度で、逆耐圧特性を有する素子を形成することができる。
以上説明した本発明の実施例３にかかる非貫通Ｖ字溝を有する逆阻止型ＩＧＢＴでは、組み立て時に半田接合による熱履歴を受ける際に生じ易い、非貫通Ｖ字溝の４隅コーナー部への応力集中が緩和されるので、基板厚さの薄い４隅コーナー部への応力集中によるチップの割れカケ、半導体特性の劣化等を抑制することができる。
本発明にかかる実施例４について、特徴部分を中心に以下説明する。実施例４では、前述の実施例２、３における側辺面への分離層形成用イオン注入層と裏面ｐ型コレクタ層形成用イオン注入層とを同時に形成した後、分離層形成用イオン注入層と裏面ｐ型コレクタ層形成用イオン注入層とを同時に低温炉アニールにより実施することを特徴とする。非貫通Ｖ字溝の側辺面の分離層に対しても、裏面ｐ型コレクタ層に対しても、イオン注入はボロンをドーズ量１×１０１４（ｃｍ−２）／５０ｋｅＶの条件で行った。低温での炉アニール条件は３８０℃、１時間とした。図９の（ｂ）は、その時の裏面ｐ型コレクタ層の、ＳＲ測定により求めた不純物濃度プロファイル図である。ボロン層の活性化率は１．３％程度と低いが、逆耐圧特性を有する素子を形成することができる。裏面ｐ型コレクタ層の濃度分布の方が、非貫通Ｖ字溝の側辺面よりも濃度分布が深くなる（拡散深さが深くなる）のは、側辺面の方が傾斜面にイオン注入をしている分だけ側辺面に注入されるドーパント量が少なくなるためである（図９〜図１１についても、同様の理由で裏面コレクタ層の方の拡散深さが深い）。
また、前記低温炉アニールに代えて、フラッシュランプアニールによる同時活性化とすることもできる。その場合の活性化の条件としては、イオン注入はボロンをドーズ量１×１０１４（ｃｍ−２）／５０ｋｅＶの条件で行った後、フラッシュランプアニールは３０Ｊ／ｃｍ２のエネルギーで行った。図１０（ｂ）は、その時の裏面ｐ型コレクタ層の、ＳＲ測定により求めた不純物濃度プロファイル図である。ボロンイオン注入層の活性化率は４０％程度であるが、逆耐圧特性を有する素子を形成することができる。
以上説明した実施例４によれば、非貫通Ｖ字溝の側辺面と裏面ｐ型コレクタ層を別々の工程で行う必要がなく、また、前述と同様にコーナー下部での応力発生が抑制されるので、応力集中によるチップ割れ、カケ等の影響を受け難い素子とすることができる。
本発明にかかる実施例５について、特徴部分を中心に以下説明する。本発明は、非貫通Ｖ字溝をエッチング（この場合にはアルカリ異方性エッチング）により形成した後に、レーザー照射による面取り処理をこのプロセス段階では行わず、先に非貫通Ｖ字溝の側辺面にボロンのイオン注入を行う。その後、レーザー照射により非貫通Ｖ字溝の側辺面に形成されたイオン注入層を活性化させて分離層とすると同時に、非貫通Ｖ字溝のコーナー下部の面取りも行うものである。イオン注入はボロンをドーズ量１×１０１４（ｃｍ−２）／５０ｋｅＶの条件で行い、レーザーアニール条件はＹＡＧ２ωレーザー（波長５３２ｎｍ，半値幅１００ｎｓ）で、照射エネルギー密度４Ｊ／ｃｍ２で行った。図１１（ａ）は、その時の非貫通Ｖ字溝の側辺面に形成されたｐ型分離層の、ＳＲ測定により求めた不純物濃度プロファイル図である。ｐ型分離層の活性化率は５０％程度で、逆耐圧特性を有する素子を形成することができる。また、このレーザー照射によりＲ＝５０μｍ程度の面取り形状のコーナー下部を持つ非貫通Ｖ字溝を形成することができる。
図１３は、実施例５にかかる発明の特徴部分のプロセス（（ａ）〜（ｄ））を順に示す断面図である。（ａ）はレジスト３２をマスクとして前述と同様のアルカリ異方性エッチングにより、ｐ型拡散層とは反対側の主面から非貫通Ｖ字溝２１ｂを形成する工程を示す断面図。（ｂ）は、同じレジスト３２を用いて非貫通Ｖ字溝２１ｂの側辺面９ｃへのボロンのイオン注入工程を示す断面図。（ｃ）は前記側辺面９ｃに形成されたボロンイオン注入層の活性化によるｐ型分離層４ｂの形成と側辺面９ｃ下部の面取りとを同時に行うレーザー照射工程を示す断面図。（ｄ）はレジスト３２を除去し、ｐ型分離層４ｂとｐ型拡散層３１とが連結されることを示す断面図である。この結果、ウエハ１の一方の主面から他方の主面にかけてｐ型の拡散層が繋がり、他方の主面側に形成されるコレクタｐｎ接合３２の終端を一方の主面（表面）側に延在させることができる。その後、側辺面２１ｂに囲まれる他方の主面にボロンのイオン注入層を形成してｐ型分離層４ｂの他端と接続させ、活性化させてｐ型コレクタ層を形成する。
本発明にかかる実施例６について、特徴部分を中心に以下説明する。本発明は、前記実施例５に加えて、非貫通Ｖ字溝の側辺面の分離層および裏面ｐ型コレクタ層を同時にレーザー照射により活性化することができるようにする製造方法である。非貫通Ｖ字溝の側辺面に対しても、裏面ｐ型コレクタ層に対しても、イオン注入はボロンをドーズ量１×１０１４（ｃｍ−２）／５０ｋｅＶの条件で行い、レーザーアニール条件はＹＡＧ２ωレーザー（波長５３２ｎｍ，半値幅１００ｎｓ）で、照射エネルギー密度４Ｊ／ｃｍ２で行う。図１１（ｂ）は、その時の裏面ｐ型コレクタ層の、ＳＲ測定により求めた不純物濃度プロファイル図である。ボロンイオン注入層の活性化率は６０％程度で、逆耐圧特性を有する素子を形成することができる。非貫通Ｖ字溝の側辺面の分離層に対しても、裏面ｐ型コレクタ層に対しても活性化すると同時に、このレーザー照射によりＲ＝５０μｍ程度の面取り形状のコーナー下部を持つ非貫通Ｖ字溝を形成することができる。
図１２は、分離層のアニール方法の違いによる逆阻止型ＩＧＢＴの逆漏れ電流の大きさを比較するための逆方向の電流−電圧波形図である。（ａ）は実施例２、４で作製された低温炉アニールによる逆阻止型ＩＧＢＴの逆方向の電流−電圧波形図である。（ｂ）は実施例３、４で作製された、フラッシュランプアニールによる逆阻止型ＩＧＢＴの逆方向の電流−電圧波形図である。（ｃ）は実施例５、６で作製された、レーザーアニールによる逆阻止型ＩＧＢＴの逆方向の電流−電圧波形図である。（ａ）、（ｂ）、（ｃ）のいずれも、所定の逆漏れ電流の基準内に入っており、良品であるが、低温炉アニールよりフラッシュランプ、フラッシュランプよりレーザーアニールを用いた場合の方が、より漏れ電流が低いことを示している。その理由は、レーザーアニールによれば、面取り形状を持つ非貫通Ｖ字溝コーナー部を形成できると同時に、非貫通Ｖ字溝の側辺面の分離層および裏面ｐ型コレクタ層をアニールして結晶欠陥を回復できるからである。
図１４は実施例６にかかる発明部分のプロセス（ａ）、（ｂ）を順に示す断面図である。前記図１３の断面図に示す前記実施例５にかかる発明部分の４工程プロセスよりも、工程数が２工程少ないことを示す。なお、実施例６では、ＹＡＧ２ωレーザーで説明をしたが、面取り形状を持つ非貫通Ｖ字溝２１ｂの傾斜面９ｄを形成すると同時に活性化も行うレーザー装置としては、エキシマレーザー（ＸｅＦ，ＸｅＣｌ）や、全固体レーザー（ＹＡＧ３ω）、および半導体レーザーでもよい。また、エキシマレーザーと半導体レーザーの組合せ、全固体レーザーとの組合せでも問題ない。
レーザー照射を非貫通Ｖ字溝のコーナー部の面取り形状の形成およびイオン注入領域の活性化に用いることにより、活性化率の高いイオン注入層の形成および基板厚さの薄い４隅コーナー部への応力集中による割れ欠けが少ない、半導体特性も良好な逆阻止型ＩＧＢＴの製造方法を提供することができる。
さらに、以上説明した実施例１〜実施例６では面取り処理の方法として、レーザー照射を用いたが、等方性ドライエッチングによって面取り処理を行うこともできる。等方性ドライエッチングとしては、良く知られたＸｅＦ４、ＣＦ４などを用いたドライエッチングとすることができる。
１ ウエハ
２ 酸化膜
３ 開口部
４ ｐ型拡散層
４ａ、４ｂ 分離層
６ ｐ型コレクタ層
７ コレクタ電極
１０ Ｍ０Ｓゲート構造
１５ ｎ型エミッタ領域
１６ ｐ型ベース領域
１７ ゲート電極
１８ エミッタ電極
１９ 絶縁膜
２０ 実装基板
２１ａ 貫通Ｖ字溝
１２ｂ 非貫通Ｖ字溝
２２ 半田
２３ （１００）面
３０ｂ 逆阻止ＩＧＢＴ
３１ ｐ型拡散層
３２ レジストマスク
２ 酸化膜
３ 開口部
４ ｐ型拡散層
４ａ、４ｂ 分離層
６ ｐ型コレクタ層
７ コレクタ電極
１０ Ｍ０Ｓゲート構造
１５ ｎ型エミッタ領域
１６ ｐ型ベース領域
１７ ゲート電極
１８ エミッタ電極
１９ 絶縁膜
２０ 実装基板
２１ａ 貫通Ｖ字溝
１２ｂ 非貫通Ｖ字溝
２２ 半田
２３ （１００）面
３０ｂ 逆阻止ＩＧＢＴ
３１ ｐ型拡散層
３２ レジストマスク
Claims (4)
- （１００）面を主面とする第１導電型半導体基板の一方の主面に、格子状の平面パターンの第２導電型拡散層を形成する第１工程と、他方の主面に、前記格子状の平面パターンと同ピッチの格子状の平面パターンで配置され、前記他方の主面に平行であって前記第２導電型拡散層が露出する底面と該底面から立ち上がるテーパー状の側辺面とを有するＶ字溝を異方性エッチングにより形成する第２工程と、レーザー照射または等方性ドライエッチングで前記Ｖ字溝の側辺面のコーナー部と底面との交差部近傍の面取り処理をする第３工程と、前記側辺面に沿って、前記第２導電型拡散層に一方の端部に接続する第２導電型分離層を形成するためにイオン注入する第４工程と、前記側辺面に囲まれる他方の主面に、前記側辺面の第２導電型分離層の他方の端部に接続する第２導電型半導体層を形成するためにイオン注入する第５工程と、前記第４工程と第５工程のイオン注入後の活性化処理のために、レーザー照射アニール、低温アニール、フラッシュランプアニールのうち、少なくとも一つのアニールを行う第６工程を有することを特徴とする半導体装置の製造方法。
- 前記第４工程の第２導電型半導体層と前記第５工程の第２導電型分離層形成用のイオン注入を同時に行い、該イオン注入後の活性化処理を同時に行うことを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第４工程の第２導電型半導体層形成用のイオン注入後および前記第５工程の第２導電型分離層形成用のイオン注入後の活性化処理と、前記第３工程の面取り処理とをレーザー照射により同時に行うことを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第４工程の第２導電型半導体層形成用のイオン注入と、前記第５工程の第２導電型分離層形成用のイオン注入とを同時に行うことを特徴とする請求項３記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010236389A JP5549532B2 (ja) | 2010-10-21 | 2010-10-21 | 半導体装置の製造方法 |
| US13/276,740 US8692350B2 (en) | 2010-10-21 | 2011-10-19 | Semiconductor device and method of manufacturing the same |
| CN201110340430.4A CN102456729B (zh) | 2010-10-21 | 2011-10-20 | 半导体器件及其制造方法 |
| DE102011084956A DE102011084956A1 (de) | 2010-10-21 | 2011-10-21 | Halbleiterbauelement und Verfahren zu dessen Herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010236389A JP5549532B2 (ja) | 2010-10-21 | 2010-10-21 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014075312A Division JP2014143435A (ja) | 2014-04-01 | 2014-04-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012089735A JP2012089735A (ja) | 2012-05-10 |
| JP5549532B2 true JP5549532B2 (ja) | 2014-07-16 |
Family
ID=45923405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010236389A Expired - Fee Related JP5549532B2 (ja) | 2010-10-21 | 2010-10-21 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8692350B2 (ja) |
| JP (1) | JP5549532B2 (ja) |
| CN (1) | CN102456729B (ja) |
| DE (1) | DE102011084956A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103489820B (zh) * | 2013-09-29 | 2016-06-22 | 武汉新芯集成电路制造有限公司 | 一种器件隔离的方法 |
| CN104992966B (zh) * | 2015-05-21 | 2017-10-24 | 中国电子科技集团公司第十三研究所 | 一种热预算低的双极高频功率晶体管芯片的制作方法 |
| US9759868B2 (en) | 2015-11-05 | 2017-09-12 | International Business Machines Corporation | Structures for preventing dicing damage |
| JP2017157763A (ja) * | 2016-03-04 | 2017-09-07 | サンケン電気株式会社 | 半導体装置 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296721A (ja) * | 1985-06-26 | 1986-12-27 | Toshiba Corp | 単結晶シリコンの微細加工方法 |
| JPS63241937A (ja) | 1987-03-30 | 1988-10-07 | Olympus Optical Co Ltd | 固体撮像装置 |
| US4904609A (en) * | 1988-05-06 | 1990-02-27 | General Electric Company | Method of making symmetrical blocking high voltage breakdown semiconductor device |
| JP3351053B2 (ja) | 1993-10-19 | 2002-11-25 | 株式会社豊田自動織機 | 電子部品 |
| ATE363030T1 (de) * | 1999-02-23 | 2007-06-15 | Matsushita Electric Works Ltd | Mikroaktuator |
| JP4244456B2 (ja) * | 1999-08-04 | 2009-03-25 | 株式会社デンソー | 半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタ |
| JP4696337B2 (ja) | 1999-10-15 | 2011-06-08 | 富士電機システムズ株式会社 | 半導体装置 |
| JP4788028B2 (ja) | 2000-08-28 | 2011-10-05 | 富士電機株式会社 | 逆阻止型ｉｇｂｔを逆並列に接続した双方向ｉｇｂｔ |
| JP2003174158A (ja) * | 2001-12-07 | 2003-06-20 | Sony Corp | 半導体装置の製造方法 |
| US20040075160A1 (en) | 2002-10-18 | 2004-04-22 | Jack Eng | Transient voltage suppressor having an epitaxial layer for higher avalanche voltage operation |
| JP2004289047A (ja) | 2003-03-25 | 2004-10-14 | Toyoda Gosei Co Ltd | 半導体発光素子及びその製造方法 |
| JP4747260B2 (ja) | 2003-04-16 | 2011-08-17 | 富士電機株式会社 | 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法 |
| JP4982948B2 (ja) | 2004-08-19 | 2012-07-25 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP4696595B2 (ja) * | 2005-02-28 | 2011-06-08 | ヤマハ株式会社 | 半導体ウェーハ及び半導体素子並びに半導体素子の製造方法 |
| JP5082211B2 (ja) * | 2005-03-25 | 2012-11-28 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP5291866B2 (ja) * | 2005-05-31 | 2013-09-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2009139417A (ja) * | 2007-12-03 | 2009-06-25 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
| DE112009001128T5 (de) * | 2008-05-13 | 2011-06-16 | Fuji Electric Systems Co., Ltd. | Halbleitervorrichtung und Verfahren zur Herstellung derselben |
| JP5338429B2 (ja) | 2009-03-30 | 2013-11-13 | トヨタ自動車株式会社 | 筒内噴射式火花点火内燃機関 |
-
2010
- 2010-10-21 JP JP2010236389A patent/JP5549532B2/ja not_active Expired - Fee Related
-
2011
- 2011-10-19 US US13/276,740 patent/US8692350B2/en not_active Expired - Fee Related
- 2011-10-20 CN CN201110340430.4A patent/CN102456729B/zh not_active Expired - Fee Related
- 2011-10-21 DE DE102011084956A patent/DE102011084956A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012089735A (ja) | 2012-05-10 |
| US8692350B2 (en) | 2014-04-08 |
| DE102011084956A1 (de) | 2012-04-26 |
| US20120098085A1 (en) | 2012-04-26 |
| CN102456729B (zh) | 2016-06-15 |
| CN102456729A (zh) | 2012-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5082211B2 (ja) | 半導体装置の製造方法 | |
| JP4982948B2 (ja) | 半導体装置の製造方法 | |
| JP5327219B2 (ja) | 半導体装置の製造方法 | |
| JP6616691B2 (ja) | 半導体装置およびその製造方法 | |
| JP5655931B2 (ja) | 半導体装置の製造方法 | |
| JP4857578B2 (ja) | 半導体装置の製造方法 | |
| JP5549532B2 (ja) | 半導体装置の製造方法 | |
| JP5866827B2 (ja) | 逆阻止型絶縁ゲート型バイポーラトランジスタの製造方法 | |
| JP2011187916A (ja) | 逆阻止型絶縁ゲートバイポーラトランジスタの製造方法 | |
| JP5201305B2 (ja) | 半導体装置の製造方法 | |
| JP5692241B2 (ja) | 逆阻止型半導体素子の製造方法 | |
| JP5648379B2 (ja) | 半導体装置の製造方法 | |
| JP5636751B2 (ja) | 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法 | |
| JP2014143435A (ja) | 半導体装置 | |
| JP2013239600A (ja) | 半導体装置の製造方法および半導体製造装置 | |
| JP5382098B2 (ja) | 半導体装置の製造方法 | |
| JP2008053611A (ja) | 半導体装置の製造方法 | |
| JP2013125877A (ja) | パワー半導体装置およびその製造方法 | |
| JP2006086414A (ja) | 逆阻止型絶縁ゲート形半導体装置およびその製造方法 | |
| CN211350662U (zh) | 功率器件 | |
| JP2012089560A (ja) | 傾斜状の側面を備える逆阻止型ｉｇｂｔの製造方法 | |
| JP5353036B2 (ja) | 半導体装置の製造方法 | |
| JP2023168694A (ja) | パワー半導体装置およびパワー半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121114 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140203 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140212 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140401 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140422 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140505 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5549532 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |