JP2008053611A - 半導体装置の製造方法 - Google Patents

Abstract

【目的】表面構造を形成した時に加えた熱履歴以下の熱処理により、厚い裏面側の不純物層を形成することと、結晶欠陥の導入が少ない半導体装置の製造方法を提供する。
【解決手段】ｎ半導体基板１の裏面７を機械的に研削して、平坦化した後、この平坦化した裏面８にＦＳ層９をエピタキシャル成長で形成した後、その表面層にｐコレクタ層１２を形成する
【選択図】 図１

Description

この発明は、ＦＺ（フローティング・ゾーン）ウェハを用いて製造されるパンチスルー型の素子、すなわちＭＯＳＦＥＴ（ＭＯＳゲート型電界効果トランジスタ）、ＰＴ型（ＦＳ型）ＩＧＢＴ（ＩＧＢＴ：絶縁ゲート型バイポーラトランジスタ）および逆阻止ＩＧＢＴなどの半導体装置の製造方法に関する。尚、ＰＴはパンチスルー、ＦＳはフィールドストップを表す。

近年、安価なＦＺ（フローティングゾーン）ウェハを用いたパンチスルー型の素子の開発が進んでいる。図５のようなＦＺウェハを用いたＮＰＴ（ノンパンチスルー）型ＩＧＢＴが開発され、最初に実用化された。このＮＰＴ型ＩＧＢＴの製造方法は、ＩＧＢＴの表面セル構造を形成後、エミッタ電極１０である表面電極をアルミニウムで形成して表面構造を形成し、その後裏面を研削により所定の厚さにし、裏面からボロンをイオン注入して４００℃程度で低温アニールすることでｐコレクタ層３１を形成し、このｐコレクタ層３１面にコレクタ電極１３である裏面電極を蒸着などで形成して完成する。順方向ブロッキング時に空乏層３５（高電界領域）が裏面側のｐコレクタ層３１に到達しない素子構造である。尚、図中の１はｎ半導体基板、２はｐベース領域、３はｎエミッタ領域、４はゲート絶縁膜、５はゲート電極、６は層間絶縁膜、１１は保護膜のポリイミド膜である。

その後、ＮＰＴ型ＩＧＢＴ技術を応用して、ＦＳ型ＩＧＢＴや逆阻止ＩＧＢＴが開発された。図６のようにＦＳ型ＩＧＢＴは、裏面側のｐコレクタ層３３であるｐ層とドリフト層であるｎ⁻層（ｎ半導体基板１）に挟まれたｎバッファ層３２であるｎ^＋層を有している。ｎバッファ層３２であるｎ^＋層はＦＳ（フィールドストップ）層と呼ばれ、リンのイオン注入などによって形成される。ＮＰＴ型ＩＧＢＴと違い、このＦＳ型ＩＧＢＴは順方向ブロッキング時に空乏層がｎバッファ層３２であるｎ^＋層に到達し、従って裏面に極めて近い（数ミクロン）位置まで高電界領域が進展する。

逆阻止ＩＧＢＴは図７のようにＮＰＴ型ＩＧＢＴのチップ側面（端部３９）のダイシングされる領域をｐ分離層で覆うことで製造される。ＩＧＢＴに逆バイアスを印加するとｐコレクタ層１５であるｐ^＋層とドリフト層であるｎ⁻層（ｎ半導体基板１）のｐ^＋／ｎ⁻接合４０より空乏層が伸びはじめる。チップ側面(端部３９)は結晶欠陥が多く、もしも側面がｐ分離不純物層３６で覆われていないと空乏層３５がチップ側面に露出してしまい、結晶欠陥により発生する漏れ電流によって十分な逆耐圧が得られない。ｐ分離不純物層３６が有れば、空乏層３５はｐ分離不純物層３６内の奥には進入できず端部３９に達しないので、漏れ電流は増大しない。裏面側のｐコレクタ層１５はＮＰＴ型ＩＧＢＴと同じくボロンのイオン注入と４００℃以下の低温アニールによって形成される。ただしイオン注入前に、裏面をエッチングなどにより、機械的研削による結晶ダメージを極力除去しておくことが必要であるが、低温アニールのため結晶欠陥は十分には除去されず漏れ電流は大きい（図３参照）。また、低温アニールのために裏面側のｐコレクタ層１５の厚さは通常１μｍ以下であり、従って空乏層３５は裏面４１の極めて近傍まで接近する。尚、図中の３７は絶縁膜、３８は金属膜である。尚、高速イオン注入によりｐコレクタ層の厚さを厚くする方法もあるが、イオン注入により結晶欠陥が発生してもれ電流が増大してしまう。

図示しないＦＺ型ＭＯＳＦＥＴにおいても、ＦＳ型ＩＧＢＴと同じように空乏層は裏面近傍に侵入する。このようにＦＺウェハを用いて製造されるパンチスルー型の素子、および逆阻止ＩＧＢＴは、いずれも裏面近傍に高電界が発生するのである。
また、特許文献１によると、半導体基体の中層領域に形成されたｎ型半導体領域（ドリフト領域）と、半導体基体の他方の主面側に形成された凹部の底面に露出し、且つｎ型半導体領域に接合すると共に、このｎ型半導体領域よりも高い不純物密度を有するｎ型半導体領域と、半導体基体の一方の主面側に露出し、且つｎ型半導体領域に接合するｐ型半導体領域と、ｐ型半導体領域の露出部分に形成された第１主電極層と、ｎ型半導体領域の露出部分に形成された第２主電極層とから構成されていることで、素子（ダイオード）の主動作領域の厚さを薄くできて、低損失化を達成できることが開示されている。

また、特許文献２によると、シリコンウエハを支持基板と酸化膜を介して接着する工程と、上記シリコンウエハを研削してドレイン層を形成する工程と、コレクタ層の上にバッファ層および高抵抗層をエピタキシャル成長で形成する工程と、高抵抗層の表面にＭＯＳゲートを形成する工程とを具備する。その結果、完成したＩＧＢＴの耐圧を決定する高抵抗層は比抵抗ばらつきの小さいエピタキシャル成長で形成されるため、所望の比抵抗を有する高コストなシリコンウエハを必要としなくなる。さらに、エピタキシャル成長で形成されるバッファ層は高濃度で幅の狭い不純物濃度プロフィルを有するようになることが開示されている。

また、特許文献３によると、裏面にアルミニウムなどの拡散係数の大きい元素をアクセプタとして拡散してコレクタ層を形成して接合深さを深くすることが開示されている。
特開２００２−１７０９６３号公報 特開２００４−２４１５３４号公報 特開２００６−８６４１４号公報

ＦＺウェハを用いて製造されるパンチスルー型の各種素子や逆阻止ＩＧＢＴは、ウェハの裏面構造を形成した後からチップのパッケージへの組立てまでの工程において、裏面へのキズ発生が大きな問題となる。
各素子の電圧ブロッキング時においては、高電界領域が裏面近傍まで到達するが、仮に裏面キズがこの電界領域にかかってしまうと、この部分で漏れ電流が発生し、所定の耐圧が得られなくなる。これはキズの形状による電界集中、キズ面の汚れによる沿層方向の電流、裏面の不純物層形成時に導入された結晶欠陥による発生電流が原因である。素子面積内にこのようなキズが一個でも有ると、耐圧不良になる可能性がある。

不良を防ぐには、電圧ブロッキング時において高電界領域を裏面からできるだけ離すことが必要である。これはすなわち裏面側の不純物層を厚くして、前記のｐｎ接合の位置をウェハ裏面から離して内部側に持ってくることと、裏面の不純物層形成時に導入される結晶欠陥を低減することに他ならない。
しかし、裏面側の不純物層を厚くするためには、一般に高温・長時間の熱拡散が必要である。例えばリンやボロンを１０μｍ拡散するためには１１５０℃で２０時間程度の熱処理が必要である。ところが素子の表面構造の形成では、一般にこれ程の熱履歴を加えておらず、このような多大の熱履歴を加えると表面構造が大きく変化してしまう。このため当初設計した特性は得られなくなってしまう。

また、特許文献１では、ダイオードに関して記載されているがＭＯＳゲート構造の素子については言及されていない。
また、特許文献２では、シリコンウエハを絶縁膜を介して支持基板に接着し、その後シリコンウエハを研削して薄くし、その上にエピタキシャル成長層を形成し、その後ＭＯＳゲート構造を形成した後、支持基板と絶縁膜を除去している。本発明では、表面側にＭＯＳゲート構造を形成した後、裏面側を研削し、研削した裏面にエピタキシャル成長層を形成しているのでこの特許文献２とは異なっている。

また、特許文献３では、１０００℃で拡散温度は低いものの６時間という長時間の拡散でも接合深さは１１μｍ程度であり、熱履歴（温度×時間）が大きく表面構造に影響を与えるという不都合を生じる。
この発明の目的は、前記の課題を解決して、表面構造を形成した時に加えた熱履歴以下の熱処理により、厚い裏面側の不純物層を形成することと、結晶欠陥の導入が少ない半導体装置の製造方法を提供することである。

前記の目的を達成するために、半導体基板の一方の主面にＭＯＳゲート構造を形成する工程と、前記ＭＯＳゲート構造上に層間絶縁膜を形成する工程と、他方の主面を研削し平坦化する工程と、平坦化した他方の主面にエピタキシャル成長層を形成する工程と、前記エピタキシャル成長層を形成した後前記層間絶縁膜上に第１主電極を形成する工程と、前記エピタキシャル成長層上に第２主電極を形成する工程とを有する製造方法とする。

また、前記エピタキシャル成長層が、前記半導体基板と同じ導電型、異なる導電型又は同じ導電型と異なる導電型の２層のいずれかとするとよい。
また、前記半導体基板の一方の主面に、該半導体基板と異なる導電型で枠状の不純物層を形成するとよい。
また、他方の主面に形成する前記エピタキシャル成長層の厚さが０．５μｍ以上５０μｍ以下であるとよい。

また、前記エピタキシャル成長層を形成するときに原料ガスと同時にエッチングガスを流して、平坦化した他方の主面に半導体層をエピタキシャル成長させるとよい。
また、前記ＭＯＳゲート構造が、プレーナゲート型またはトレンチゲート型であるとよい。

この発明によれば、ＦＺウエハである半導体基板の一方の主面にＭＯＳゲート構造を形成し、その上に層間絶縁膜を被覆した後、他方の主面を研削し、平坦化した後、バッファ層またはドレイン層もしくはコレクタ層をエピタキシャル成長層で形成し、前記層間絶縁膜にコンタクト孔を開けてエミッタ電極やソース電極を形成し、エピタキシャル層（バッファ層の場合は表面層に拡散などでコレクタ層を形成する）上にドレイン電極やコレクタ電極を形成することで、パンチスルー型の素子（ＦＳ型ＩＧＢＴ、ＭＯＳＦＥＴ）や逆阻止ＩＧＢＴの裏面キズ耐性（キズがあっても耐圧が確保できること）を向上させることができて、製品の良品率が向上する。

実施の形態を以下の実施例で説明する。

図１は、この発明の第１実施例の半導体装置の製造方法であり、同図（ａ）〜同図（ｃ）は工程順に示した要部製造工程断面図である。この半導体装置は１２００Ｖ耐圧のプレーナゲート型のＦＳ型ＩＧＢＴである。以下の表現でｎはｎ型、ｐはｐ型を示す。
５００μｍの厚さのＦＺウエハであるｎ半導体基板１の第１主面の表面層にｐベース領域２を複数形成し、このｐベース領域２の表面層にｎエミッタ領域３を形成し、ｎエミッタ領域３とｎ半導体基板１に挟まれたｐベース領域２上にゲート絶縁膜４を介してゲート電極５を形成することで、表面のプレーナ型セル構造を形成した後、表面を１μｍのＢＰＳＧ（ボロンリンガラス）膜の層間絶縁膜６で覆う（同図（ａ））。

つぎに、裏面７を機械的に研削してウェハ厚を１２０μｍにする。ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）により裏面７を平坦化し、ウェハを１１０μｍにする。平坦化された裏面８はＣＭＰで平坦化しないで、フッ酸−硝酸系の混酸による裏面スピンエッチングで平坦化しても良い。エピタキシャル（以下、エピと略す）成長炉にて９７０℃で、シリコン原料ガスのＤＣＳ（ジクロロシラン）を２００ｓｃｃｍ、エッチングガスのＨＣｌを３００ｓｃｃｍ同時供給し、さらにｎ型不純物としてホスフィンガスを供給する。表面の層間絶縁膜６上にはシリコンを堆積させずに裏面８のシリコン面にｎ型エピシリコン（エピタキシャルのシリコン層）を成長させる。エピの成長速度は０．３μｍ／分であり、４０分で１２μｍのｎ型エピシリコンが成長し、ｎ^＋層であるＦＳ層９（ｎバッファ層）となる。熱履歴が少ないために表面構造は影響を受けない。ｎ型ドーピング濃度は２×１０^１５ｃｍ^−３である（同図（ｂ））。

つぎに、フォトエッチングにより層間絶縁膜６にコンタクト孔を空け、アルミニウムのスパッタにより表面金属層を形成し、フォトエッチングにより表面電極（エミッタ電極１０）を形成する。ポリイミド塗布およびフォトエッチングによりポリイミド膜１１で保護膜を形成する。ボロンのイオン注入および窒素雰囲気中の４００℃アニールにより裏面側のコレクタ層１２であるｐ^＋層を形成する。最後に裏面電極（コレクタ電極１３）をＡｌ／Ｔｉ／Ｎｉ／Ａｕの四層蒸着により形成してウェハ工程が完了する（同図（ｃ））。

つぎに図示しないがチップダイシング後にパッケージに組立てて製品が完成する。
裏面側のｎ⁻層（ｎ半導体基板１）とｎ^＋層（ＦＳ層９）のｎ⁻／ｎ^＋接合１４(界面)の位置が裏面１７から１２μｍ離れることで、工程中に数ミクロン深さの裏面キズ(裏面１７についたキズ)が発生しても耐圧は低下しない。従来はリンのイオン注入によりＦＳ層を形成しており、ｎ⁻層とｎ^＋層のｎ⁻／ｎ^＋接合の深さは２μｍ程度であるため、数ミクロンのキズが発生すると耐圧不良が発生した。本実施例では厚いＦＳ層９が形成されるので、キズによる耐圧不良を防ぐことができる。

ｎ^＋層であるＦＳ層９をエピタキシャル成長層で形成した方が熱拡散で形成する場合より結晶欠陥や重金属の導入が抑制されるため、同じ厚さとした場合エピタキシャル成長層の方がもれ電流を小さくできる。また、厚さはエピタキシャル成長層の方が厚くできる。ｐコレクタ層１２を形成する前のＦＳ層９の厚さ（裏面１６からｎ⁻／ｎ^＋接合１４までの距離）についてはＦＳ型ＩＧＢＴの場合、２μｍ〜５０μｍが実用的な範囲であり、１０μｍ程度以上とすると大きなキズが付いた場合でももれ電流を小さく抑制できて望ましい。

尚、前記のＩＧＢＴはプレーナゲート型であるが図示しないがトレンチゲート型の場合も同様の効果が期待できる。

図２は、この発明の第２実施例の半導体装置の製造方法であり、同図（ａ）〜同図（ｃ）は工程順に示した要部製造工程断面図である。この半導体装置はプレーナゲート型の１２００Ｖ耐圧の逆阻止ＩＧＢＴである。図ではセルの一部だけを示しているが、断面を中心として線対称の形状で複数形成され、チップ周辺部にはｐ分離不純物層を含めた威圧構造部が示されている。

ＦＺウエハであるｎ半導体基板１の一方の主面から内部に向かって複数の枠状の図示しないｐ分離不純物層（図７のｐ分離不純物層３６に相当する）を１８０μｍ以上の深さに形成し、この枠内のｎ半導体基板１の第１主面の表面層にｐベース領域２を複数形成し、このｐベース領域２の表面層にｎエミッタ領域３を形成し、ｎエミッタ領域３とｎ半導体基板１に挟まれたｐベース領域２上にゲート絶縁膜４を介してゲート電極５を形成することで、表面のプレーナ型セル構造を形成した後、表面を１μｍのＢＰＳＧ膜の層間絶縁膜６で覆う（同図（ａ））。

つぎに、裏面７を機械的に図示しないｐ分離不純物層に達するまで研削してウェハ厚を１９０μｍにする。ＣＭＰにより裏面７を平坦化し、ウェハを１８０μｍの厚さにする。フッ酸−硝酸系の混酸によるスピンエッチングで裏面側を平坦化しても良い。エピ炉にて９７０℃で、シリコン原料ガスのＤＣＳ （ジクロロシラン） を２００ｓｃｃｍ、エッチングガスのＨＣｌを３００ｓｃｃｍ同時供給し、さらにｐ型不純物としてジボランガスを供給する。表面側の絶縁膜上にはシリコンを堆積させずに裏面側のシリコン面にｐ型エピシリコンを成長させる。成長速度は０．３μｍ／分であり、２０分で６μｍのｐ型エピシリコンが成長し、図示しないｐ分離不純物層と接続するｐコレクタ層１５となる。このｐコレクタ層１５の形成では熱履歴が少ないために表面構造は影響を受けない。ｐ型ドーピング濃度は２×１０^１６ｃｍ^−３である（同図（ｂ））。

つぎに、フォトエッチングにより層間絶縁膜６にコンタクト孔を空け、アルミニウムのスパッタにより表面金属層を形成し、フォトエッチングにより表面電極（エミッタ電極１０）を形成する。ポリイミド塗布およびフォトエッチングによりポリイミド膜１１の保護膜を形成する。最後に裏面電極（コレクタ電極１３）をＡｌ／Ｔｉ／Ｎｉ／Ａｕの四層蒸着により形成してウェハ工程が完了する（同図（ｃ））。

つぎに図示しないがチップダイシング後にパッケージに組立てて製品が完成する。
裏面側のｎ⁻層とｐ^＋層のｎ⁻／ｐ^＋接合１６の位置が裏面１７から６μｍ離れることで、工程中に２〜３ミクロン深さの裏面キズが発生しても耐圧は低下しない。従来はボロンイオン注入と４００℃以下の低温アニールによりｐコレクタ層を形成しており、ｎ⁻層とｐ^＋層のｎ⁻／ｐ^＋接合の深さは深くても０．５μｍ程度であり、これよりミクロンオーダーのキズがあると耐圧低下を招く。また０．５μｍ以下の小さなキズでも結晶欠陥が十分回復せずライフタイムキラーが短かったためにもれ電流が増大していた。

第２実施例では６μｍの厚いｐコレクタ層１５が形成されているので、キズによる耐圧不良を大幅に防ぐことができる。また第２実施例ではエピタキシャル成長層でｐコレクタ層１５を形成しアニールが十分行われてｐコレクタ層１５内のライフタイムが長いために、ｎ⁻層とｐ^＋層のｎ⁻／ｐ^＋接合１６の深さは０．５μｍ程度とし、漏れ電流の増大は抑制される。

第２実施例により製造された１２００Ｖ耐圧の逆阻止ＩＧＢＴの逆漏れ電流を図３に示す。Ａが第２実施例でありＢが従来例である。第２実施例の逆漏れ電流は、従来の逆阻止ＩＧＢＴの逆漏れ電流の１／５に低減される。
逆阻止ＩＧＢＴの場合、エピタキシャル成長層で形成したｐコレクタ層１５の厚さは０．５μｍ〜５０μｍが実用的な範囲であり、５μｍ程度以上とすると大きなキズが付いた場合でももれ電流を小さく抑制できて望ましい。通常、ｎ⁻／ｐ^＋接合１６の方がｎ⁻／ｎ^＋接合１４よりも電界強度の影響を受け難く、接合の深さがｎ⁻／ｎ^＋接合１４より浅くてももれ電流は抑制される。そのため、ｐコレクタ層１５の厚さの実用的な範囲の最小値を０．５μｍとしてもよい。

尚、前記のＩＧＢＴはプレーナゲート型であるが図示しないトレンチゲート型の場合も同様の効果が期待できる。

図４は、この発明の第３実施例の半導体装置の製造方法であり、同図（ａ）〜同図（ｃ）は工程順に示した要部製造工程断面図である。この半導体装置はプレーナゲート型のＭＯＳＦＥＴである。
ＦＺウエハであるｎ半導体基板１の第１主面の表面層にｐベース領域２を複数形成し、このｐベース領域２の表面層にｎソース領域２１を形成し、ｎソース領域２１とｎ半導体基板１に挟まれたｐベース領域２上にゲート絶縁膜４を介してゲート電極５を形成することで、表面のプレーナ型セル構造を形成した後、表面を１μｍのＢＰＳＧ膜の層間絶縁膜６で覆う（同図（ａ））。

つぎに、裏面７を機械的に研削してウェハ厚を１２０μｍにする。ＣＭＰにより裏面７を平坦化し、ウェハを１１０μｍにする。フッ酸−硝酸系の混酸による裏面スピンエッチングで平坦化しても良い。エピタキシャル（以下、エピと略す）成長炉にて９７０℃で、シリコン原料ガスのＤＣＳ（ジクロロシラン）を２００ｓｃｃｍ、エッチングガスのＨＣｌを３００ｓｃｃｍ同時供給し、さらにｎ型不純物としてホスフィンガスを供給する。表面の層間絶縁膜６上にはシリコンを堆積させずに裏面８のシリコン面にｎ型エピシリコン（エピタキシャルのシリコン層）を成長させる。成長速度は０．３μｍ／分であり、４０分で１２μｍのｎ型エピシリコンが成長し、ｎ^＋層であるｎドレイン層２２となる。熱履歴が少ないために表面構造は影響を受けない。ｎ型ドーピング濃度は１×１０^１９ｃｍ^−３である（同図（ｂ））。

つぎに、フォトエッチングにより層間絶縁膜６にコンタクト孔を空け、アルミニウムのスパッタにより表面金属層を形成し、フォトエッチングにより表面電極（ソース電極２３）を形成する。ポリイミド塗布およびフォトエッチングによりポリイミド膜１１の保護膜を形成する。最後に裏面電極（ドレイン電極２４）をＡｌ／Ｔｉ／Ｎｉ／Ａｕの四層蒸着により形成してウェハ工程が完了する（同図（ｃ））。

つぎに図示しないがチップダイシング後にパッケージに組立てて製品が完成する。
裏面側のｎ⁻層とｎ^＋層のｎ⁻／ｎ^＋接合２５(界面)の位置が裏面１７から１０μｍ離れることで、工程中に数ミクロン深さの裏面キズ(裏面についたキズ)が発生しても耐圧は低下しない。
この場合も第１実施例と同様にエピタキシャル成長層の厚さを２μｍ〜５０μｍとし、望ましくは１０μｍ程度以上とするとよい。

尚、前記のＭＯＳＦＥＴはプレーナゲート型であるが図示しないトレンチゲート型の場合も同様の効果が期待できる。

この発明の第１実施例の半導体装置の製造方法であり、（ａ）〜（ｃ）は工程順に示した要部製造工程断面図 この発明の第２実施例の半導体装置の製造方法であり、（ａ）〜（ｃ）は工程順に示した要部製造工程断面図 第２実施例により製造された１２００Ｖ耐圧の逆阻止ＩＧＢＴの逆漏れ電流を示す図 この発明の第３実施例の半導体装置の製造方法であり、（ａ）〜（ｃ）は工程順に示した要部製造工程断面図 ＮＰＴ（ノンパンチスルー）型ＩＧＢＴの要部断面図 従来のＦＳ型ＩＧＢＴの要部断面図 逆阻止ＩＧＢＴの端部の要部断面図

符号の説明

１ ｎ半導体基板
２ ｐベース領域
３ ｎエミッタ領域
４ ゲート絶縁膜
５ ゲート電極
６ 層間絶縁膜
７ 裏面（研削前）
８ 裏面（平坦化後）
９ ＦＳ層
１０ エミッタ電極
１１ ポリイミド膜
１２、１５ ｐコレクタ層
１３ コレクタ電極
１４、２５ ｎ⁻／ｎ^＋接合
１６ ｎ⁻／ｐ^＋接合
１７ 裏面（エピタキシャル成長層の表面）
２１ ｎソース領域
２２ ｎドレイン領域
２３ ソース電極
２４ ドレイン電極

Claims (6)

1. 半導体基板の一方の主面にＭＯＳゲート構造を形成する工程と、前記ＭＯＳゲート構造上に層間絶縁膜を形成する工程と、他方の主面を研削し平坦化する工程と、平坦化した他方の主面にエピタキシャル成長層を形成する工程と、前記エピタキシャル成長層を形成した後前記層間絶縁膜上に第１主電極を形成する工程と、前記エピタキシャル成長層上に第２主電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
2. 前記エピタキシャル成長層が、前記半導体基板と同じ導電型、異なる導電型又は同じ導電型と異なる導電型の２層のいずれかとすることを特徴とする半導体装置の製造方法。
3. 前記半導体基板の一方の主面に、該半導体基板と異なる導電型で枠状の不純物層を形成することを特徴とする半導体装置の製造方法。
4. 他方の主面に形成する前記エピタキシャル成長層の厚さが０．５μｍ以上５０μｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記エピタキシャル成長層を形成するときに原料ガスと同時にエッチングガスを流して、平坦化した他方の主面に半導体層をエピタキシャル成長させることを特徴とする請求項１に記載の半導体装置の製造方法。
6. 前記ＭＯＳゲート構造が、プレーナゲート型またはトレンチゲート型であることを特徴とする請求項１に記載の半導体装置の製造方法。

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