JP2006019556A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】 バイポーラ動作する半導体装置に関し、オン電圧とターンオフ損失との間に存在するトレードオフ関係を打破すること。
【解決手段】 コレクタ電極Ｃと、コレクタ電極Ｃの一部と接するｐ^＋型コレクタ領域１２と、コレクタ電極Ｃの残部とｐ^＋型コレクタ領域１２に接するｎ⁻型半導体領域１３と、ｐ^＋型コレクタ領域１２とｎ⁻型半導体領域１３によってコレクタ電極Ｃから隔てられているｎ^＋型半導体領域１４と、ｎ^＋型半導体領域１４と接するｎ⁻型ドリフト領域１６とを備える裏面側構造を有する半導体装置である。
【選択図】 図１

Description

本発明は、バイポーラ動作する半導体装置に関し、その半導体装置のオン電圧とターンオフ損失の両方を同時に低減する技術に関する。

ＩＧＢＴ（Insulated Gate Bipolar Transistor）やサイリスタ等のバイポーラ動作する半導体装置の開発が活発に行われている。この種の半導体装置は、主にドリフト領域内に多量のキャリア（電子と正孔）を蓄積させ伝導度変調を生じさせることで、低いオン電圧を実現できる半導体装置として知られている。一方、この種の半導体装置では、オン状態において多量のキャリアがドリフト領域内に蓄積されるために、ターンオフしたときにそのキャリアが消失（電極への排出や再結合による消滅をいう）するまでの時間が長くなるという問題がある。とくに高周波領域では、そのターンオフ損失（スイッチング損失）の増大が深刻となる。したがって、この種の半導体装置では、オン電圧を低くするとともにターンオフ損失をも低減した半導体装置の開発が望まれている。
オン電圧を低減する技術の一つとしてＰＴ（パンチスルー）が知られており、ターンオフ損失を低減する技術の一つとしてコレクタショートが知られており、特許文献１ではこの両者を組み合わせた構成の半導体装置が提案されている。
特開平８−２７４３０３号公報（その公報の図８参照）

ＰＴ（パンチスルー）とは、ドリフト抵抗を低減するために、ｎ⁻型ドリフト領域とｐ^＋型コレクタ領域の間に高濃度なｎ^＋型バッファ領域を設ける技術である。このｎ^＋型バッファ領域によって、ｎ⁻型ドリフト領域とｐ型ボディ領域の接合面からｎ⁻型ドリフト領域内に伸びる空乏層がｐ^＋型コレクタ領域に接する事態が防止されるために、耐圧を確保するためのｎ⁻型ドリフト領域の膜厚を薄くすることができ、ドリフト抵抗を低減することができる。なお、ｐ^＋型コレクタ領域の膜厚が極めて薄く形成される場合は、ｎ^＋型バッファ領域をフィールドストップ領域と称することもあるが、本明細書では両者を区別して用いない。ＰＴ（パンチスルー）には、ｎ^＋型バッファ領域やｎ^＋型フィールドストップ領域を用いるものの両者を含んでいる。
コレクタショートとは、ｐ⁺型コレクタ領域をコレクタ電極上に分散配置して形成する技術である。一般的なｐ⁺型コレクタ領域はコレクタ電極上を覆ってその全面に形成されている。コレクタショートではｐ⁺型コレクタ領域を分散配置して形成することで、このｐ⁺型コレクタ領域の間隙を介してその上に形成されているｎ⁻型ドリフト領域をコレクタ電極に短絡（コレクタショート）させている。ｎ⁻型ドリフト領域がコレクタ電極に短絡していると、この半導体装置がターンオフしたときに、主にｎ⁻型ドリフト領域内に蓄積されていた電子がこの間隙からコレクタ電極へ素早く排出される。

しかしながら、コレクタショートの構成を採用すると、ｐ^＋型コレクタ領域が分散配置されるために、ｐ^＋型コレクタ領域の体積が小さく構成される。したがって、オン状態において、このｐ^＋型コレクタ領域から注入される正孔の注入効率が小さくなり、オン電圧が高いという問題がある。とくに、ＰＴ（パンチスルー）と組み合わせた場合、高濃度のｎ^＋型バッファ領域が設けられていると、ｎ^＋型バッファ領域とｐ^＋型コレクタ領域の接触電位差は小さくなり、正孔の注入量が少なくオン電圧は上昇してしまう。
また、コレクタショートの有無に関わらず、ＰＴ（パンチスルー）の構成を採用すると、オン状態においてｎ^＋型バッファ領域内に正孔が蓄積される。このｎ^＋型バッファ領域内に蓄積されている正孔は、空乏層が伸びてこないことから、空乏層によってエミッタ電極へ掃き出されることがない。コレクタショートの構成を採用したとしても、ｎ^＋型バッファ領域内の正孔の消失時間を短縮化することはできない。

このように、コレクタショートの構成は、電子の排出時間を短縮するが、ｐ^＋型コレクタ領域からの正孔の注入効率が低下し、オン電圧が高いという問題がある。とくにＰＴ（パンチスルー）との組み合わせにおいて、オン電圧の上昇は問題となる。
また、ＰＴ（パンチスルー）の構成自体に正孔が蓄積するという問題が存在する。この課題に関しては、コレクタショートの構成を採用することで解決することはできない。
本発明は上記の問題を鑑みて創作されたのである。
即ち、本発明の一つの目的は、ＰＴ（パンチスルー）タイプであるとともに、コレクタショートさせる半導体装置において、コレクタ領域から注入されるキャリアの注入効率を向上させ、オン電圧とターンオフ損失との間に存在するトレードオフの関係を打破する新たな構造の半導体装置を提供することである。
本発明の他の一つの目的は、ＰＴ（パンチスルー）タイプの半導体装置において、オン電圧を増加させないでバッファ領域に蓄積される少数キャリアを素早く消失させ、オン電圧とターンオフ損失との間に存在するトレードオフの関係を打破する新たな構造の半導体装置を提供することである。

本発明で具現化される一つの半導体装置は、ＰＴ（パンチスルー）であるとともに、コレクタショートさせる半導体装置において実現される。この半導体装置は、コレクタ電極と、コレクタ電極の一部に接する第１導電型のコレクタ領域を備えている。そのコレクタ電極の残部とコレクタ領域に接する第２導電型の低濃度半導体領域を備えている。そして、コレクタ領域と低濃度半導体領域によってコレクタ電極から隔てられている第２導電型の高濃度半導体領域を備えている。さらに、高濃度半導体領域と接する第２導電型のドリフト領域と、ドリフト領域によって高濃度半導体領域から隔てられている第１導電型のボディ領域と、ボディ領域によってドリフト領域から隔てられている第２導電型のエミッタ領域と、エミッタ領域に接するエミッタ電極と、エミッタ領域とドリフト領域を隔てているボディ領域にゲート絶縁膜を介して対向するゲート電極を備えている。
高濃度半導体領域という用語は、低濃度半導体領域やドリフト領域よりも不純物濃度が濃いことを意味している。低濃度半導体領域とドリフト領域は同一の濃度であってもよい。この高濃度半導体領域は、ドリフト領域とボディ領域の接合面からドリフト領域内に伸びる空乏層をコレクタ領域に接するのを防止している。いわゆるＰＴ（パンチスルー）としての機能を確保している。
高濃度半導体領域はコレクタ領域と低濃度半導体領域によってコレクタ電極から隔てられており、この高濃度半導体領域にドリフト領域が接している。したがって、ドリフト領域もコレクタ領域と低濃度半導体領域によってコレクタ電極から隔てられている。そして、ドリフト領域は低濃度半導体領域を介してコレクタ電極に短絡（コレクタショート）している。なお、ドリフト領域はコレクタ領域と低濃度半導体領域に接して形成されていてもよい。
ゲート電極の形状は特に限定されず、典型的にはトレンチ型やプレーナ型を採用することができる。

この半導体装置のオン状態では、ゲート電極に対向するボディ領域に形成される第２導電型の反転層を経由して、エミッタ領域からドリフト領域と高濃度半導体領域に第２導電型キャリアが注入される。ドリフト領域や高濃度半導体領域はコレクタ電極に接しておらず、コレクタ電極との間に低濃度半導体領域が形成されている。したがって、この第２導電型キャリアは、低濃度半導体領域を通過してコレクタ電極へと流れる。低濃度半導体領域はその不純物濃度が薄いために第２導電型キャリアにとって高抵抗である。そのため、第２導電型キャリアが低濃度半導体領域を通過することにより生じる降下電圧は大きく、その結果、低濃度半導体領域とコレクタ領域との間のｐｎ接合界面や、または高濃度半導体領域とコレクタ領域との間のｐｎ接合界面の接触電位差が小さくなる。あるいは両者の接触電位差のいずれも小さくなる場合もある。これにより、コレクタ領域から注入される第１導電型キャリアの注入量が増大し、主にドリフト領域内での伝導度変調が活発化することで、オン電圧を低減させることができる。
本発明によると、オン電圧とターンオフ損失との間に存在するトレードオフの関係を打破することができる。

低濃度半導体領域を流れるコレクタ電流による降下電圧が、ｐｎ接合界面のビルトイン電圧差よりも大きくなる関係を満たすように、低濃度半導体領域の形状が設定されているのが好ましい。ここでいうｐｎ接合界面とは、低濃度半導体領域とコレクタ領域との間のｐｎ接合界面や、高濃度半導体領域とコレクタ領域との間のｐｎ接合界面のいずれも含んでいる。
上記の設定を満たすように低濃度半導体領域が形成されていると、コレクタ領域から注入される第１導電型キャリアの注入量が極めて増大され、伝導度変調が活発化し、ひいてはオン電圧が極めて低減される。
オン電圧とターンオフ損失との間に存在するトレードオフの関係を打破することができる。

コレクタ電極上に、コレクタ領域と低濃度半導体領域が交互に配置されていることが好ましい。
半導体装置がターンオフしたときは、主にドリフト領域内に蓄積されていた第２導電型キャリアが分散してコレクタ電極へ排出されるので、コレクタ電極に素早く排出させることができる。

高濃度半導体領域が、コレクタ電極に平行な面内で分散配置されているのが好ましい。
コレクタ電極と平行な面内に高濃度半導体領域が分散して配置されることで、この半導体装置がオフしたときに、ドリフト領域とボディ領域の接合面からドリフト領域内に伸びる空乏層を止めることができる。いわゆるＰＴ（パンチスルー）としての機能を確保している。
一方、オン状態においては、この高濃度半導体層内に蓄積されていた第１導電型キャリアは、空乏層によってエミッタ電極へと掃き出されるよりも第２導電型キャリアとの再結合によって消滅する。この消滅するまでに要する時間は比較的長いことから、ターンオフ時間を長くする要因となる。
本発明では高濃度半導体領域が分散して配置されているので、高濃度半導体領域の体積は小さく構成される。これにより、高濃度半導体領域内に蓄積されていた第１導電型キャリアの量が少なくなる。したがって、ターンオフ時間が短縮される。

低濃度半導体領域がコレクタ領域よりも厚いことが好ましい。
低濃度半導体領域の膜厚が大きいと、その低濃度半導体領域を流れるコレクタ電流による降下電圧が大きくなり、ｐｎ接合界面の接触電位差が小さくなる。したがって、コレクタ領域から注入される第１導電型キャリアの注入量が大きく、オン電圧は低減される。
また、コレクタ領域の膜厚が小さいとターンオフ時間が短くなる。これは、半導体装置がターンオフしたときに、コレクタ領域の膜厚が小さいと、コレクタ領域を通過してコレクタ電極へ排出される第２導電型キャリアに対する抵抗値が低減され、素早く排出することが可能となる。したがって、ターンオフ時間が短縮される。
低濃度半導体領域とコレクタ領域の膜厚が上記の関係を満たしていると、上記の特徴を備えた半導体装置を得ることができる。

低濃度半導体領域は、ショットキー金属を介してコレクタ電極に接続されることが好ましい。
この場合、コレクタ電極の電位変化に追随して低濃度半導体領域の電位が素早く変化する。したがって、この半導体装置がターンオンしたときに、ｐｎ接合界面が素早く順バイアスされ、コレクタ領域から注入される第１導電型キャリア量が増大する。伝導度変調が活発化し、オン電圧が低減される。

本発明で具現化される一つの半導体装置は、ＰＴ（パンチスルー）の半導体装置において実現される。この半導体装置は、コレクタ電極と、コレクタ電極と接する第１導電型のコレクタ領域と、コレクタ領域によってコレクタ電極から隔てられている第２導電型のドリフト領域と、ドリフト領域によってコレクタ領域から隔てられている第１導電型のボディ領域と、ボディ領域によってドリフト領域から隔てられている第２導電型のエミッタ領域と、エミッタ領域に接するエミッタ電極と、エミッタ領域とドリフト領域を隔てているボディ領域にゲート絶縁膜を介して対向するゲート電極と、コレクタ領域とドリフト領域の間に分散配置されている第２導電型の高濃度半導体領域を備えている。

高濃度半導体領域が分散して配置されているので、高濃度半導体領域の体積は小さく構成されている。したがって、この半導体装置がオン状態において、この高濃度半導体領域内に蓄積されていた第１導電型キャリアの量が少ない。これにより、この第１導電型キャリアが再結合によって消滅するまでに要する時間は短くなり、ひいてはターンオフ時間が短縮される。

上記の新たな半導体装置を創作したことで、新たな半導体装置の製造方法をも生み出した。
本発明の一つの半導体装置の製造方法は、第２導電型のドリフト領域の一方側の面に、第２導電型の高濃度半導体領域と、第２導電型の低濃度半導体領域と、第１導電型のコレクタ領域と、コレクタ電極を作成して半導体装置を製造する方法である。この製造方法は、以下の各工程を備えている。
まず、ドリフト領域の一方側の面から高濃度半導体領域をエピタキシャル成長する工程を備えている。その高濃度半導体領域から低濃度半導体領域をエピタキシャル成長する工程を備えている。その低濃度半導体領域にレジスト材をパターニングする工程を備えている。レジスト材から露出する低濃度半導体領域に向けて第１導電型のイオンを注入してコレクタ領域を形成する工程を備えている。そして、低濃度半導体領域とコレクタ領域に接するコレクタ電極を形成する工程を備えている。
上記の製造方法によると、コレクタ電極上にコレクタ領域と低濃度半導体領域が分散配置され、その上に高濃度半導体領域が形成された裏面側構造を備えた半導体装置を得ることができる。

本発明の他の一つの半導体装置の製造方法は、第２導電型のドリフト領域の一方側の面に、第２導電型の高濃度半導体領域と、第２導電型の低濃度半導体領域と、第１導電型のコレクタ領域と、コレクタ電極を作成する半導体装置の製造方法である。この製造方法は、以下の各工程を備えている。
まず、ドリフト領域の一方側の面にレジスト材をパターニングする工程を備えている。そのレジスト材から露出するドリフト領域に向けて第２導電型のイオンを注入して高濃度半導体領域を形成する工程を備えている。その高濃度半導体領域とドリフト領域の一方側の面から、高濃度半導体領域よりも低不純物濃度の第２導電型の半導体領域をエピタキシャル成長する工程を備えている。この段階で高濃度半導体領域が半導体領域とドリフト領域との間に分散配置された構造を得ることができる。
そしてさらに、その半導体領域からコレクタ領域をエピタキシャル成長する工程を備えている。そのコレクタ領域に、高濃度半導体領域の位置に対応して開口するマスクをパターニングする工程を備えている。その開口部から高濃度半導体領域に達するトレンチをエッチングによって形成する工程を備えている。そのトレンチ内に低濃度半導体領域を埋め込む工程を備えている。そして、低濃度半導体領域とコレクタ領域に接するコレクタ電極を形成する工程を備えている。
上記の製造方法によると、コレクタ電極上にコレクタ領域と低濃度半導体領域が分散配置されるとともに、その低濃度半導体領域が高濃度半導体領域まで伸びて接する裏面側構造を備えた半導体装置を得ることができる。

本発明の他の一つの半導体装置の製造方法は、第２導電型のドリフト領域の一方側の面に、第２導電型の高濃度半導体領域と、第２導電型の低濃度半導体領域と、第１導電型のコレクタ領域と、コレクタ電極を作成する半導体装置の製造方法である。この製造方法は、以下の各工程を備えている。
まず、ドリフト領域の一方側の面からコレクタ領域をエピタキシャル成長する工程を備えている。そのコレクタ領域に、開口が分散配置されているマスクをパターニングする工程を備えている。その開口部からドリフト領域内に侵入するトレンチをエッチングによって形成する工程を備えている。そのトレンチの底面に向けて第２導電型のイオンを注入して高濃度半導体領域を形成する工程を備えている。そのトレンチ内に低濃度半導体領域を埋め込む工程を備えている。そして、低濃度半導体領域とコレクタ領域に接するコレクタ電極を形成する工程とを備えている。
上記の製造方法によると、コレクタ電極上にコレクタ領域と低濃度半導体領域が分散配置されるとともに、その低濃度半導体領域がドリフト領域内に分散配置されている高濃度半導体領域まで伸びて接する裏面側構造を備えた半導体装置を得ることができる。

本発明の半導体装置によると、オン電圧とターンオフ損失との間に存在するトレードオフの関係を打破することができる。即ち、低いオン電圧であるとともに、ターンオフしたときに、蓄積されていたキャリアを素早く消失させることができる。

（実施形態）
低濃度半導体領域は次の関係式を満たしているのが好ましい。
φｂｉ < ρ・（Ｌ／Ｓ）・Ｊｃ
ここで、φｂｉはｎ⁻型半導体領域とｐ^＋型コレクタ領域のｐｎ接合界面のビルトイン電圧である。ρはｎ⁻型半導体領域の比抵抗（抵抗率）である。Ｌはｎ⁻型半導体領域の膜厚である。Ｓは単位面積に占めるｎ⁻型半導体領域の面積である。Ｊｃはコレクタ電流密度である。

図面を参照して以下に各実施例を詳細に説明する。
（第１実施例）
図１に第１実施例の半導体装置の要部断面図を模式的に示す。第１実施例の半導体装置は、ＰＴ（パンチスルー）であるとともに、コレクタショートさせる半導体装置の一例である。
この半導体装置は、裏面側にコレクタ電極Ｃと、そのコレクタ電極Ｃ上の一部に接するｐ^＋型コレクタ領域１２を備えている。このコレクタ電極Ｃの残部とｐ^＋型コレクタ領域１２の両者に接するｎ⁻型半導体領域１３が形成されている。ｐ^＋型コレクタ領域１２とｎ⁻型半導体領域１３の両者によってコレクタ電極Ｃから隔てられているｎ^＋型半導体領域１４が形成されている。ｎ^＋型半導体領域１４上に接するｎ⁻型ドリフト領域１６が形成されている。これらの構造によって、ｎ⁻型ドリフト領域１６はｎ^＋型半導体領域１４とｎ⁻型半導体領域１３を介してコレクタ電極Ｃに短絡している。
ｎ⁻型ドリフト領域１６によってｎ^＋型半導体領域１４から隔てられているｐ型ボディ領域１８が形成されている。このｐ型ボディ領域１８によってｎ⁻型ドリフト領域１６から隔てられているｎ^＋型エミッタ領域２６が形成されている。ｎ^＋型エミッタ領域２６はｐ型ボディ領域１８の表面側に選択的に形成されており、このｎ^＋型エミッタ領域２６はエミッタ電極Ｅに接している。ｎ^＋型エミッタ領域２６とｎ⁻型ドリフト領域１６を隔てているｐ型ボディ領域１８にゲート絶縁膜２４を介して対向するトレンチゲート電極２２が形成されている。

ｎ⁻型半導体領域１３とｐ^＋型コレクタ領域１２の膜厚は等しく形成されている（図示Ｌ１）。ｎ⁻型半導体領域１３は、コレクタ電極Ｃ上に分散配置して形成されており、この平面パターンを図２に示す。図２は、図１のII-II線に対応した要部平面図であり、２つの平面パターンが例示されている。
図２（ａ）は、ｐ^＋型コレクタ領域１２とｎ⁻型半導体領域１３がストライプ状に交互に配置して形成されている例である。
図２（ｂ）は、ｐ^＋型コレクタ領域１２内にｎ⁻型半導体領域１３が島状に分散配置して形成されており、ｐ^＋型コレクタ領域１２とｎ⁻型半導体領域１３が交互に配置されている例である。なお、図２（ｂ）の例では、ｎ⁻型半導体領域１３が四角形に限らず、多角形や円状や楕円形であってもよく、また、ｐ^＋型コレクタ領域１２とｎ⁻型半導体領域１３の導電型が逆転していても構わない。
図２（ａ）と（ｂ）のいずれの場合でも、ｎ⁻型半導体領域１３の形状は、そのｎ⁻型半導体領域１３内を流れるコレクタ電流に基づく電圧降下分が、ｎ⁻型半導体領域１３とｐ^＋型コレクタ領域１２のｐｎ接合界面のビルトイン電圧の電位差よりも大きくなるように設定されている。具体的には、ｎ⁻型半導体領域１３が次の関係式を満たすように形成されているのが好ましい。
φｂｉ < ρ・（Ｌ／Ｓ）・Ｊｃ
ここで、φｂｉはｎ⁻型半導体領域１３とｐ^＋型コレクタ領域１２のｐｎ接合界面のビルトイン電圧である。ρはｎ⁻型半導体領域１３の比抵抗（抵抗率）である。Ｌはｎ⁻型半導体領域１３の膜厚であり、この例では図示Ｌ１となる。Ｓは単位面積に占めるｎ⁻型半導体領域１３の面積である。ここでいう面積とは、図２に示す断面の面積である。また、単位面積当たりに複数のｎ⁻型半導体領域１３が形成されている場合は、その合計面積となる。Ｊｃはコレクタ電流密度である。したがって、ρ・（Ｌ／Ｓ）はｎ⁻型半導体領域１３の抵抗値であり、それにコレクタ電流密度Ｊｃを乗じた上記式の右辺は、ｎ⁻型半導体領域１３内を流れるコレクタ電流に基づく電圧降下分となる。

次に、この半導体装置の動作を説明する。
コレクタ電極Ｃにエミッタ電極Ｅよりも正電圧を印加するとともに、トレンチゲート電極２２にエミッタ電極Ｅよりも正の所定の電圧を印加すると、この半導体装置はオンとなる。この半導体装置がオンになると、ｎ^＋型エミッタ領域２６とｎ⁻型ドリフト領域１６を隔てているｐ型ボディ領域１８のうち、トレンチゲート電極２２が対向する箇所がｎ型に反転され、この反転された箇所を経由してｎ^＋型エミッタ領域２６からｎ⁻型ドリフト領域１６へ電子が注入される。この注入された電子は、ｎ^＋型半導体領域１４とｎ⁻型半導体領域１３に移動し、ｐ^＋型コレクタ領域１２とのｐｎ接合界面の接触電位差を低減させ、これによりｐ^＋型コレクタ領域１２から正孔が注入される。注入された電子と正孔によって、主にｎ⁻型ドリフト領域１６内において伝導度変調が活発化され、オン電圧が低減される。
従来から知られるコレクタショート型の構造では、ｎ⁻型半導体領域１３が存在せず、この領域はｎ^＋型半導体領域１４と同一濃度で形成されていた。いわゆるバッファ領域が形成されており、不純物の濃度差は形成されていなかった。
本実施例は、不純物濃度の薄いｎ⁻型半導体領域１３が存在し濃度差が形成されている。このｎ⁻型半導体領域１３が存在することで、高抵抗なｎ⁻型半導体領域１３を電子が通過して生じる降下電圧が大きくなる。これにより、ｎ^＋型半導体領域１４とｐ^＋型コレクタ領域１２との間のｐｎ接合界面の接触電位差が、ｎ⁻型半導体領域１３が存在しない場合に比してより低減され、ｐ^＋型コレクタ領域１２から注入される正孔の量を増大させることができる。したがって、主にｎ⁻型ドリフト領域１６内において伝導度変調がさらに活発化され、オン電圧が低減される。

ゲート電位が印加されなくなると、この半導体装置はターンオフされる。この半導体装置がターンオフされると、ｐ型ボディ領域１８とｎ⁻型ドリフト領域１６の界面から空乏層が伸びて形成される。ｎ⁻型ドリフト領域１６内に空乏層が伸びて形成されることで、ｎ⁻型ドリフト領域１６内に蓄積されていたキャリアは電極へと掃き出される。電子はコレクタ電極Ｃへ掃き出される。このとき、この電子はｐ^＋型コレクタ領域１２の間隙に存在するｎ⁻型半導体領域１３を介して素早くコレクタ電極Ｃへ排出されるために、ターンオフ時間が極めて低減されている。また、ｎ⁻型半導体領域１３が分散配置して形成されているために、電子は過度に集中してコレクタ電極Ｃへ排出されずに、面的に分散して排出されるために、排出時間は極めて短縮されている。電子が過度に集中しないことは、半導体装置の破壊を抑制するという点でも有効である。
さらに、本実施例の半導体装置では、不純物濃度が濃いｎ^＋型半導体領域１４が存在することで、ｎ⁻型ドリフト領域１６内に伸びて形成される空乏層がｐ^＋型コレクタ領域１２まで達することを確実に防止している。即ち、ｎ^＋型半導体領域１４が存在することで、ｎ⁻型ドリフト領域１６の膜厚を小さくしても空乏層がｐ^＋型コレクタ領域１２まで達することがない。これにより、ｎ⁻型ドリフト領域１６の膜厚を小さくすることができ、ドリフト抵抗が低減され、オン電圧が極めて低減されている。

次に、この半導体装置の製造方法を図３を参照して説明する。
図３（ａ）に示すように、まずＦＺ（Floating Zone）ウェハからなるｎ⁻型ドリフト領域１６の表面側に、ｐ型ボディ領域１８、ｎ^＋型エミッタ領域２６、ゲート絶縁膜２４、トレンチゲート電極２２を作成する。この表面側の各構造の作成は、既知の製造技術を用いて形成すればよい。したがって、ここではその説明を省略する。
表面側の各構造を形成した後に、ｎ⁻型ドリフト領域１６を裏面側から所定の厚みになるまで研磨する。研磨した後に、裏面側からｎ^＋型半導体領域１４とｎ⁻型半導体領域１３を所定の厚みになるまでエピタキシャル成長させて形成する。
以後の製造工程では、図３（ｂ）と（ｃ）において表面側の構造を図示するのを省略し、裏面側のみを図示して説明する。
図３（ｂ）に示すように、ｎ⁻型半導体領域１３の裏面側にフォトリソグライフィ技術を利用してレジスト材６２をパターニングする。レジスト材６２は、後にｎ⁻型半導体領域１３が分散配置される位置に対応して形成される。
次に、図３（ｃ）に示すように、レジスト材６２から露出するｎ⁻型半導体領域１３に向けて、例えばボロンをイオン注入し、アニーリングにより活性化してｐ^＋型コレクタ領域１２を選択的に形成する。いわゆるカウンタードーピングを実施して極性を反転させる。これにより、カウンタードーピングされなかった領域にｎ⁻型半導体領域１３が分散配置して形成される。この後に、例えばアルミニウムを裏面側に蒸着してコレクタ電極（図示せず）を形成する。
これらの製造工程を経て、図１に示す半導体装置を得ることができる。
なお、上記の製造方法に代えて、次の製造方法を採用してもよい。
ｎ^＋型半導体領域１４とｎ⁻型半導体領域１３をエピタキシャル成長させて形成する方法に代えて、イオン注入法で形成してもよい。
ｐ^＋型コレクタ領域１２をイオン注入法によって形成する方法に代えて、ｎ⁻型半導体領域１３をエピタキシャル成長させるときに、マスクを用いてｎ⁻型半導体領域１３がエピタキシャル成長されない溝部を形成し、その溝部内にｐ^＋型コレクタ領域１２を選択エピキシャル成長法によって形成してもよい。
ＦＺ（Floating Zone）ウェハからなるｎ⁻型ドリフト領域１６の表面側に各構成要素を作成するのに代えて、ｐ^＋型コレクタ領域１２を基板として、その基板上に各構成要素をエピタキシャル成長させて作成してもよい。

（第２実施例） 図４に第２実施例の半導体装置の要部断面図を模式的に示す。第２実施例の半導体装置は、ＰＴ（パンチスルー）であるが、コレクタショートさせない半導体装置の一例である。
表面側のｐ型ボディ領域１１８、ｎ^＋型エミッタ領域１２６、ゲート絶縁膜１２４、トレンチゲート電極１２２の構造は、第１実施例と同一なので説明は割愛し、裏面側の構造のみを説明する。
この半導体装置は、裏面側にコレクタ電極Ｃと、そのコレクタ電極Ｃ上に接するｐ^＋型コレクタ領域１１２を備えている。このｐ^＋型コレクタ領域１１２は、コレクタ電極Ｃ上を覆ってその全面に形成されている。このｐ^＋型コレクタ領域１１２によってコレクタ電極Ｃから隔てられているｎ⁻型ドリフト領域１１６が形成されている。ｎ⁻型ドリフト領域１１６はコレクタ電極Ｃに短絡していない。このｎ⁻型ドリフト領域１１６とｐ^＋型コレクタ領域１２との間に、ｎ^＋型半導体領域１１４が分散配置して形成されている。ｎ^＋型半導体領域１１４の平面パターンはストライプ状であってもよく、島状であってもよい。

この半導体装置はターンオフしたときに、ターンオフ時間が短縮される特徴を有している。この半導体装置がターンオフされると、ｐ型ボディ領域１１８とｎ⁻型ドリフト領域１１６の界面から空乏層が伸びて形成される。ｎ⁻型ドリフト領域１１６内に空乏層が形成されることで、ｎ⁻型ドリフト領域１１６内に蓄積されていたキャリアは電極へと掃き出される。この空乏層は、ｎ^＋型半導体領域１１４が存在することで、ｐ^＋型コレクタ領域１１２まで伸びることが防止されている。なお、ｎ^＋型半導体領域１１４の間隙の距離や、ｎ^＋型半導体領域１１４の膜厚や不純物濃度は、空乏層がｐ^＋型コレクタ領域１１２まで達しない条件で設定されている。不純物濃度は1×10¹⁶〜1×10¹⁹cm^-3の範囲内であるのが好ましい。これにより、ＰＴ（パンチスルー）としての機能が確保されている。
ｎ^＋型半導体領域１１４内に蓄積されていた正孔は、空乏層がこのｎ^＋型半導体領域１１４内にまで完全に伸びないことからエミッタ電極へ排出されない。したがって、このｎ^＋型半導体領域１１４内に蓄積されていた正孔は、エミッタ電極Ｅに排出されるよりも電子との再結合によって消滅される。この再結合の消滅に要する時間は比較的長く、ターンオフ時間を長くする。
本実施例では、ｎ^＋型半導体領域１１４が分散配置されている。したがって、ｎ^＋型半導体領域１１４の体積自体が、全面を覆って形成される場合に比して小さく構成されるために、蓄積されている正孔の量も少ない。これにより、電子との再結合に要する時間が短くなりターンオフ時間が短縮される。

（第３実施例） 図５に第３実施例の半導体装置の要部断面図を模式的に示す。第３実施例の半導体装置は、ＰＴ（パンチスルー）であるとともに、コレクタショートさせる半導体装置の一例である。
表面側のｐ型ボディ領域２１８、ｎ^＋型エミッタ領域２２６、ゲート絶縁膜２２４、トレンチゲート電極２２２の構造は、上記の実施例と同一なので説明は割愛し、裏面側の構造のみを説明する。なお、この第３実施例は、第１実施例と第２実施例の構成を組み合わとして評価することができる。
この半導体装置は、裏面側にコレクタ電極Ｃと、そのコレクタ電極Ｃ上の一部に接するｐ^＋型コレクタ領域２１２を備えている。このコレクタ電極Ｃの残部とｐ^＋型コレクタ領域２１２の両者に接するｎ⁻型半導体領域２１３が形成されている。ｐ^＋型コレクタ領域２１２とｎ⁻型半導体領域２１３の両者によってコレクタ電極Ｃから隔てられているｎ^＋型半導体領域２１４が形成されている。ｎ^＋型半導体領域２１４上に接するｎ⁻型ドリフト領域２１６が形成されている。ｎ^＋型半導体領域２１４は、分散配置して形成されており、その間隙を利用してｎ⁻型ドリフト領域２１６とｐ^＋型コレクタ領域２１２が接している。
なお、ｐ^＋型コレクタ領域２１２とｎ⁻型半導体領域２１３の平面パターンは、図２に示す第１実施例の平面パターンと同様である。ｎ⁻型半導体領域２１３は、φｂｉ < ρ・（Ｌ／Ｓ）・Ｊｃの関係式を満たしているのが好ましい。

この実施例の半導体装置では、ターンオフしたときに、主にｎ⁻型ドリフト領域２１６内に蓄積していた電子が、ｎ⁻型半導体領域２１３を介してコレクタ電極Ｃへ素早く排出される現象と、ｎ^＋型半導体領域２１４が分散配置して形成されることで、このｎ^＋型半導体領域２１４内に蓄積していた正孔の量が少なく、再結合による消滅に要する時間が短縮される現象をいずれも具備している。したがって、ターンオフ時間が極めて短縮されている。
さらに、ｎ⁻型半導体領域２１３の存在によって、ｐ^＋型コレクタ領域２１２から注入される正孔の注入量を増大することができ、オン電圧が低減されている。オン電圧とターンオフ損失の間に存在するトレードオフ関係を打破し、両者の特性を向上させることができる。

図６に、第３実施例の変形例の半導体装置の要部断面図を模式的に示す。
この半導体装置の特徴は、ｎ⁻型半導体領域３１３が、例えばタングステン（Ｗ）やモリブデン（Ｍｏ）等の材料からなるショットキーメタル３１５を介してコレクタ電極Ｃと接続している。したがって、ｎ⁻型半導体領域３１３とコレクタ電極Ｃのショットキー性は向上している。
これにより、この半導体装置がターンオンしたときに、ｐ^＋型コレクタ領域３１２とｎ⁻型半導体領域３１３や、ｐ^＋型コレクタ領域３１２とｎ^＋型半導体領域３１４のｐｎ接合界面が素早く順バイアスされるために、ｐ^＋型コレクタ領域３１２から注入される正孔の注入量が増大する。主にｎ⁻型ドリフト領域３１６内の伝導度変調が活発化し、オン電圧が低減される。

（第４実施例） 図７に第４実施例の半導体装置の要部断面図を模式的に示す。第４実施例の半導体装置は、ＰＴ（パンチスルー）であるとともに、コレクタショートさせる半導体装置の一例である。
表面側のｐ型ボディ領域４１８、ｎ^＋型エミッタ領域４２６、ゲート絶縁膜４２４、トレンチゲート電極４２２の構造は、上記の実施例と同一なので説明は割愛し、裏面側の構造のみを説明する。
この半導体装置は、裏面側にコレクタ電極Ｃと、そのコレクタ電極Ｃ上の一部に接するｐ^＋型コレクタ領域４１２を備えている。このコレクタ電極Ｃの残部とｐ^＋型コレクタ領域４１２の両者に接するｎ⁻型半導体領域４１３が形成されている。ｎ⁻型半導体領域４１３の膜厚Ｌ２がｐ^＋型コレクタ領域４１２の膜厚Ｌ３よりも大きく形成されている。
ｐ^＋型コレクタ領域４１２とｎ⁻型半導体領域４１３によってコレクタ電極Ｃから隔てられているｎ^＋型半導体領域４１４が形成されている。ｎ⁻型半導体領域４１３とｎ^＋型半導体領域４１４は直接的に接しており、ｎ^＋型半導体領域４１４とｐ^＋型コレクタ領域４１２は離間して形成されている。さらに、ｎ^＋型半導体領域４１４はコレクタ電極Ｃと平行な面内で分散配置して形成されており、その間隙にはｎ⁻型ドリフト領域４１６が形成されている。なお、ｎ^＋型半導体領域４１４の間隙の間隔や、ｎ^＋型半導体領域４１４の膜厚や不純物濃度は、空乏層がｐ^＋型コレクタ領域４１２まで達しない条件で設定されている。したがって、ＰＴ（パンチスルー）としての機能が確保されている。
また、ｐ^＋型コレクタ領域４１２とｎ⁻型半導体領域４１３の平面パターンは、図２に示す第１実施例の平面パターンと同様である。ｎ⁻型半導体領域４１３は、φｂｉ < ρ・（Ｌ／Ｓ）・Ｊｃの関係式を満たしているのが好ましい。本実施例のｎ⁻型半導体領域４１３は、第１実施例のそれと比較して、その長さは長く、その面積は小さく構成されているので、上記関係式を容易に満足することができる。

ｎ⁻型半導体領域４１３の膜厚Ｌ２が大きく形成されているので、このｎ⁻型半導体領域４１３を流れるコレクタ電流による降下電圧が大きい。これにより、ｐ^＋型コレクタ領域４１２との間のｐｎ接合界面の接触電位差が小さくなる。したがって、ｐ^＋型コレクタ領域４１２から注入される正孔の注入量が大きくオン電圧が低減される。
さらに、ｐ^＋型コレクタ領域４１２の膜厚Ｌ３が小さく形成されているので、半導体装置がターンオフしたときに、電子がこのｐ^＋型コレクタ領域４１２を素早く通過してコレクタ電極Ｃへ排出される。このｐ^＋型コレクタ領域４１２の膜厚Ｌ３は、およそ１μm以下であるのが好ましい。なお、この半導体装置はコレクタショートされているので、大部分の電子はｎ⁻型半導体領域４１３を介してコレクタ電極Ｃへ排出されるが、一部はｐ^＋型コレクタ領域４１２を通過する。本実施例ではこの一部の電子も素早く排出するので、ターンオフ時間は極めて短縮される。

次に、この半導体装置の製造方法を図８を参照して説明する。
図８（ａ）に示すように、まずＦＺ（Floating Zone）ウェハからなるｎ⁻型ドリフト領域４１６の表面側に、ｐ型ボディ領域４１８、ｎ^＋型エミッタ領域４２６、ゲート絶縁膜４２４、トレンチゲート電極４２２を既知の製造技術を用いて形成する。
表面側の各構造を形成した後に、ｎ⁻型ドリフト領域４１６を裏面側から所定の厚みになるまで研磨する。研磨した後に、図示しないマスク材を介して、例えばリンをイオン注入し、アニーリングにより活性化してｎ^＋型半導体領域４１４を選択的に分散配置して形成する。
以後の製造工程では、図８（ｂ）と（ｃ）と（ｄ）において表面側の構造を図示するのを省略し、裏面側のみを図示して説明する。
図８（ｂ）に示すように、ｎ⁻型ドリフト領域４１６とｎ^＋型半導体領域４１４の裏面側から、ｎ^＋型半導体領域４１４の不純物濃度よりも濃度が薄い半導体領域４１７をエピタキシャル成長して形成する。本実施例では、この半導体領域４１７の不純物濃度は、ｎ⁻型ドリフト領域４１６の不純物濃度と等しく形成しているので、この半導体領域４１７は、ｎ⁻型ドリフト領域４１６の一部として評価することができる。
次に、この半導体領域４１７からｐ^＋型コレクタ領域４１２をエピタキシャル成長して形成する。
図８（ｃ）に示すように、ｐ^＋型コレクタ領域４１２の裏面からｎ^＋型半導体領域４１４まで達するトレンチ４１３ａを異方性エッチングによって形成する。具体的には、ｎ^＋型半導体領域４１４の位置に対応して開口しているマスク（図示せず）をｐ^＋型コレクタ領域４１２の裏面に形成し、その開口に対して、例えば六フッ化硫黄ガス（ＳＦ_６）を用いて異方性エッチングを実施する。六フッ化硫黄ガスの供給量やエッチング時間などを最適化することで、ｎ^＋型半導体領域４１４に到達するトレンチ４１３ａを形成することができる。
図８（ｄ）に示すように、埋め込みエピタキシャル成長技術を利用して、トレンチ４１３ａ内にｎ⁻型半導体領域４１３を形成する。この後に、例えばアルミニウムを裏面側に蒸着してコレクタ電極を形成する。
これらの製造工程を経て、図７に示す半導体装置を得ることができる。
なお、ｎ^＋型半導体領域４１４をイオン注入法によって形成する方法に代えて、ｎ⁻型ドリフト領域４１６の裏面にマスクを用い、ｎ^＋型半導体領域４１４を選択的にエピタキシャル成長させてもよい。

また、上記の製造方法とは別の製造方法を、図９を参照して説明する。
図９（ａ）に示すように、まずｎ⁻型ドリフト領域４１６の表面側に、ｐ型ボディ領域４１８、ｎ^＋型エミッタ領域４２６、ゲート絶縁膜４２４、トレンチゲート電極４２２を既知の製造技術を用いて形成する。表面側の各構造を形成した後に、ｎ⁻型ドリフト領域４１６を裏面側から所定の厚みになるまで研磨する。研磨した後に、ｐ^＋型コレクタ領域４１２を所定の厚みになるまでエピタキシャル成長して形成する。なお、このｐ^＋型コレクタ領域４１２はイオン注入法によって形成してもよい。
以降の製造工程では、図９（ｂ）と（ｃ）と（ｄ）において表面側の構造を図示するのを省略し、裏面側のみを図示して説明する。
図９（ｂ）に示すように、ｐ^＋型コレクタ領域４１２の裏面から異方性エッチングによってトレンチ４１３ｂを分散配置して形成する。このとき、エッチング材の六フッ化硫黄ガスの供給量やエッチング時間などを最適化することでトレンチ４１３ｂの深さを調整することができる。
図９（ｃ）に示すように、トレンチ４１３ｂの底面に向けて、例えばリンをイオン注入し、アニーリングにより活性化してｎ^＋型半導体領域４１４を形成する。
図９（ｄ）に示すように、埋め込みエピタキシャル成長技術を利用して、トレンチ４１３ｂ内にｎ⁻型半導体領域４１３を形成する。この後に、例えばアルミニウムを裏面側に蒸着してコレクタ電極を形成する。
これらの製造工程を経て、図７に示す半導体装置を得ることができる。
なお、トレンチ４１３ｂを形成するのに先立って、ｐ^＋型コレクタ領域４１２の裏面から高エネルギーイオン注入によってｎ⁻型ドリフト領域４１６内にｎ^＋型半導体領域４１４を分散して形成してもよい。この場合、この形成したｎ^＋型半導体領域４１４に向けてトレンチを形成し、そのトレンチ内にｎ⁻型半導体領域を埋め込みエピタキシャル成長させることで、図７に示す半導体装置を得ることができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

第１実施例の半導体装置の要部断面図を示す。 第１実施例の半導体装置の低濃度半導体領域の平面パターンを示す。 第１実施例の半導体装置の製造方法の工程を示す。 第２実施例の半導体装置の要部断面図を示す。 第３実施例の半導体装置の要部断面図を示す。 第３実施例の半導体装置の変形例の要部断面図を示す。 第４実施例の半導体装置の要部断面図を示す。 第４実施例の半導体装置の製造方法の工程を示す。 第４実施例の半導体装置の別例の製造方法の工程を示す。

符号の説明

１２：ｐ^＋型コレクタ領域
１３：ｎ⁻型半導体領域
１４：ｎ^＋型半導体領域
１６：ｎ⁻型ドリフト領域
１８：ｐ型ボディ領域
２２：ｎ^＋型エミッタ領域
２４：ゲート絶縁膜
２６：トレンチゲート電極
３１５：ショットキーメタル

Claims (10)

1. コレクタ電極と、
   コレクタ電極の一部に接する第１導電型のコレクタ領域と、
   コレクタ電極の残部とコレクタ領域に接する第２導電型の低濃度半導体領域と、
   コレクタ領域と低濃度半導体領域によってコレクタ電極から隔てられている第２導電型の高濃度半導体領域と、
   高濃度半導体領域と接する第２導電型のドリフト領域と、
   ドリフト領域によって高濃度半導体領域から隔てられている第１導電型のボディ領域と、
   ボディ領域によってドリフト領域から隔てられている第２導電型のエミッタ領域と、
   エミッタ領域に接するエミッタ電極と、
   エミッタ領域とドリフト領域を隔てているボディ領域にゲート絶縁膜を介して対向するゲート電極を備えている半導体装置。
2. 低濃度半導体領域を流れるコレクタ電流による降下電圧が、ｐｎ接合界面のビルトイン電圧差よりも大きくなる関係を満たすように、低濃度半導体領域の形状が設定されていることを特徴とする請求項１の半導体装置。
3. コレクタ電極上に、コレクタ領域と低濃度半導体領域が交互に配置されていることを特徴とする請求項１又は２の半導体装置。
4. 高濃度半導体領域が、コレクタ電極に平行な面内で、分散配置されていることを特徴とする請求項１から３のいずれかの半導体装置。
5. 低濃度半導体領域がコレクタ領域よりも厚いことを特徴とする請求項１から４のいずれかの半導体装置。
6. 低濃度半導体領域は、ショットキー金属を介してコレクタ電極に接続されていることを特徴とする請求項１から５のいずれかの半導体装置。
7. コレクタ電極と、
   コレクタ電極に接する第１導電型のコレクタ領域と、
   コレクタ領域によってコレクタ電極から隔てられている第２導電型のドリフト領域と、
   ドリフト領域によってコレクタ領域から隔てられている第１導電型のボディ領域と、
   ボディ領域によってドリフト領域から隔てられている第２導電型のエミッタ領域と、
   エミッタ領域に接するエミッタ電極と、
   エミッタ領域とドリフト領域を隔てているボディ領域にゲート絶縁膜を介して対向するゲート電極と、
   コレクタ領域とドリフト領域の間に分散配置されている第２導電型の高濃度半導体領域を備えている半導体装置。
8. 第２導電型のドリフト領域の一方側の面に、第２導電型の高濃度半導体領域と、第２導電型の低濃度半導体領域と、第１導電型のコレクタ領域と、コレクタ電極を作成して半導体装置を製造する方法であって、
   ドリフト領域の一方側の面から高濃度半導体領域をエピタキシャル成長する工程と、
   その高濃度半導体領域から低濃度半導体領域をエピタキシャル成長する工程と、
   その低濃度半導体領域にレジスト材をパターニングする工程と、
   レジスト材から露出する低濃度半導体領域に向けて第１導電型のイオンを注入してコレクタ領域を形成する工程と、
   低濃度半導体領域とコレクタ領域に接するコレクタ電極を形成する工程を備えていることを特徴とする半導体装置の製造方法。
9. 第２導電型のドリフト領域の一方側の面に、第２導電型の高濃度半導体領域と、第２導電型の低濃度半導体領域と、第１導電型のコレクタ領域と、コレクタ電極を作成して半導体装置を製造する方法であって、
   ドリフト領域の一方側の面にレジスト材をパターニングする工程と、
   そのレジスト材から露出するドリフト領域に向けて第２導電型のイオンを注入して高濃度半導体領域を形成する工程と、
   その高濃度半導体領域とドリフト領域の一方側の面から、高濃度半導体領域よりも低不純物濃度の第２導電型の半導体領域をエピタキシャル成長する工程と、
   その半導体領域からコレクタ領域をエピタキシャル成長する工程と、
   そのコレクタ領域に、高濃度半導体領域の位置に対応して開口するマスクをパターニングする工程と、
   その開口部から高濃度半導体領域に達するトレンチをエッチングによって形成する工程と、
   そのトレンチ内に低濃度半導体領域を埋め込む工程と、
   低濃度半導体領域とコレクタ領域に接するコレクタ電極を形成する工程を備えていることを特徴とする半導体装置の製造方法。
10. 第２導電型のドリフト領域の一方側の面に、第２導電型の高濃度半導体領域と、第２導電型の低濃度半導体領域と、第１導電型のコレクタ領域と、コレクタ電極を作成して半導体装置を製造する方法であって、
    ドリフト領域の一方側の面からコレクタ領域をエピタキシャル成長する工程と、
    そのコレクタ領域に、開口が分散配置されているマスクをパターニングする工程と、
    その開口部からドリフト領域内に侵入するトレンチをエッチングによって形成する工程と、
    そのトレンチの底面に向けて第２導電型のイオンを注入して高濃度半導体領域を形成する工程と、
    そのトレンチ内に低濃度半導体領域を埋め込む工程と、
    低濃度半導体領域とコレクタ領域に接するコレクタ電極を形成する工程を備えていることを特徴とする半導体装置の製造方法。

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