WO2012042653A1 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
WO2012042653A1
WO2012042653A1 PCT/JP2010/067169 JP2010067169W WO2012042653A1 WO 2012042653 A1 WO2012042653 A1 WO 2012042653A1 JP 2010067169 W JP2010067169 W JP 2010067169W WO 2012042653 A1 WO2012042653 A1 WO 2012042653A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor wafer
front surface
manufacturing
semiconductor device
semiconductor
Prior art date
Application number
PCT/JP2010/067169
Other languages
English (en)
French (fr)
Inventor
中嶋　経宏
中澤　治雄
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Priority to CN201080069128.3A priority Critical patent/CN103119698B/zh
Priority to PCT/JP2010/067169 priority patent/WO2012042653A1/ja
Priority to JP2012536098A priority patent/JP5664656B2/ja
Priority to EP10857866.7A priority patent/EP2624286B1/en
Publication of WO2012042653A1 publication Critical patent/WO2012042653A1/ja
Priority to US13/798,589 priority patent/US8962405B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/7084—Position of mark on substrate, i.e. position in (x, y, z) of mark, e.g. buried or resist covered mark, mark on rearside, at the substrate edge, in the circuit area, latent image mark, marks in plural levels
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7088—Alignment mark detection, e.g. TTR, TTL, off-axis detection, array detector, video detection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H01L2221/68386—Separation by peeling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • a technique for thinning a semiconductor wafer has been proposed in order to reduce energy loss and improve heat dissipation.
  • IGBT Insulated Gate Bipolar Transistor
  • a technique for thinning a semiconductor wafer has been proposed in order to reduce energy loss and improve heat dissipation.
  • a semiconductor wafer having a diameter of 6 inches is thinned to a thickness of about 80 ⁇ m, there is a problem that the semiconductor wafer is cracked or warped.
  • film forming conditions for a metal thin film formed on the surface of a semiconductor wafer, a handling technique in a semiconductor wafer manufacturing facility, and the like have been proposed.
  • TAIKO thinning the central portion is thinned while leaving the outer peripheral end portion on the back side of the semiconductor wafer as a reinforcing portion (rib portion)
  • Registered trademark technology
  • WSS Wafer Support System
  • FIG. 7 is a flowchart showing a conventional method for manufacturing a semiconductor device.
  • 8 to 11 are explanatory views sequentially showing a conventional method for manufacturing a semiconductor device.
  • the front surface structure 2 is formed on the front surface side of the semiconductor wafer 1 (step S101, FIG. 8).
  • a mark (alignment marker) 3 for aligning the horizontal position of the semiconductor wafer 1 with the position of the photomask is formed on the front surface of the semiconductor wafer 1.
  • a resist for protecting the front surface structure 2 (hereinafter referred to as a front surface protective resist) 111 is applied to the front surface of the semiconductor wafer 1 (step S102, FIG. 9).
  • a wafer (hereinafter referred to as a rib wafer) 101 in which only the central portion is thinly ground while leaving the outer peripheral end portion on the back surface side of the semiconductor wafer 1 as a reinforcing portion (rib portion) 102, and a recess is provided on the back surface of the semiconductor wafer 1.
  • a resist (hereinafter referred to as a backside resist) 113 is applied to the back surface of the rib wafer 101 (step S104, FIG. 10).
  • a circuit pattern is patterned on the back resist 113.
  • the positions of the camera 22 provided below the stage 21 of the exposure apparatus and the photomask 24 provided above the stage 21 are aligned.
  • the rib wafer 101 is placed on the stage 21 of the exposure apparatus with the front side facing down (FIG. 11).
  • the camera 22 recognizes the alignment marker 3 on the front surface of the rib wafer 101 from below the stage 21 and aligns the positions of the camera 22 and the rib wafer 101. Thereby, the positions of the rib wafer 101 and the photomask 24 can be accurately aligned.
  • the stage 21 is provided with an opening 23 at a position corresponding to the alignment marker 3 formed on the front surface of the rib wafer 101. For this reason, the camera 22 observes the rib wafer 101 from the opening 23 of the stage 21.
  • the mask pattern of the photomask 24 is transferred to the back resist 113 by exposure and development (step S105, FIG. 11). Openings 25 corresponding to the circuit pattern of the back surface structure of the rib wafer 101 are formed in the photomask 24.
  • the back surface resist 113 is baked and hardened to complete the patterning process.
  • a back surface structure (not shown) is formed on the back surface side of the rib wafer 101 by ion implantation and thermal diffusion using the back resist 113 as a mask (step S106).
  • the back surface resist 113 is removed.
  • the rib wafer 101 is diced into chips, and the dicing tape is peeled off to complete the semiconductor device.
  • step S101 is performed in the same manner as in Conventional Example 1 (see FIGS. 7 and 8).
  • a support substrate 143 is attached to the front surface of the semiconductor wafer 1 with, for example, an ultraviolet (UV) curable adhesive 141 (FIG. 12).
  • a black layer 142 made of a material that absorbs laser light, for example, is applied to the surface of the support substrate 143 on the side to be bonded with the adhesive 141 so as to be easily peeled off from the semiconductor wafer 1. .
  • a resist hereinafter referred to as a backside resist
  • a circuit pattern is patterned on the back resist 144 (FIG. 14).
  • the patterning step first, the positions of the infrared camera 152 provided above the stage 151 of the exposure apparatus and the photomask 153 provided between the stage 151 and the infrared camera 152 are aligned.
  • the semiconductor wafer 1 is placed on the stage 151 of the exposure apparatus with the front side facing down.
  • the infrared camera 152 passes through the semiconductor wafer 1 from above the photomask 153, recognizes the alignment marker 3 formed on the front surface of the semiconductor wafer 1, and positions the infrared camera 152 and the semiconductor wafer 1 with each other. Match. Thereby, the positions of the infrared camera 152 and the semiconductor wafer 1 are aligned, and the positions of the semiconductor wafer 1 and the photomask 153 are accurately aligned.
  • the photomask 153 is provided with an opening 154 corresponding to the circuit pattern of the back surface structure of the semiconductor wafer 1 and an opening 155 at a position corresponding to the alignment marker 3 formed on the front surface of the semiconductor wafer 1. ing. For this reason, the infrared camera 152 irradiates the semiconductor wafer 1 with laser from the opening 155 of the photomask 153 and observes the semiconductor wafer 1.
  • the mask pattern of the photomask 153 is transferred to the back resist 144 by exposure and development (FIG. 14).
  • the back resist 144 is baked and hardened, and the patterning process is completed.
  • a back surface structure (not shown) is formed on the back surface side of the semiconductor wafer 1 by ion implantation and thermal diffusion using the back surface resist 144 as a mask.
  • the back surface resist 144 is removed.
  • a dicing tape is attached to the back surface of the semiconductor wafer 1.
  • a laser is irradiated from the front surface side of the semiconductor wafer 1 to sublimate the adhesive 141, and the support substrate 143 is peeled from the semiconductor wafer 1.
  • the semiconductor device is completed by dicing the semiconductor wafer 1 into chips and peeling off the dicing tape.
  • a plate-like object support substrate with an adhesive tape having an adhesive layer whose adhesive force is reduced due to an external factor is interposed. Adhere the surface of the semiconductor wafer to the surface, grind the back surface of the semiconductor wafer, adhere the dicing tape to the back surface of the semiconductor wafer after grinding, and support the outer periphery of the dicing tape with a dicing frame.
  • a method for removing the plate-like support substrate and the adhesive tape without damaging the semiconductor wafer or the semiconductor chip by reducing the adhesive force of the adhesive layer by acting an appropriate factor for example, the following patent document) 1).
  • the interval 132 (hereinafter referred to as a gap) between the rib wafer 101 and the photomask 24 needs to be larger than the height of the rib portion 102.
  • the wider the gap 132 the lower the resolution and the lower the alignment accuracy.
  • the semiconductor wafer 1 is further increased in diameter, there is a concern that cracks or chipping may occur from the stepped portion between the rib portion 102 and the central portion of the rib wafer 101.
  • FIG. 15 is an explanatory view sequentially illustrating another example of a conventional method for manufacturing a semiconductor device.
  • a support substrate is bonded to the semiconductor wafer 1 using WSS technology (see Conventional Example 2), and exposure and exposure are performed using a normal exposure apparatus (see Conventional Example 1) provided with a camera 22 below the stage 21.
  • WSS technology shown in the conventional example 2
  • an opaque adhesive manufactured by T-MAT (registered trademark) or 3M (3M Company: registered trademark) is used.
  • a glass material having a black layer 142 and a support substrate made of silicon (Si) are used, and these are not transparent.
  • the camera 22 provided below the stage 21 can only observe the surface 134 of the support substrate 143 from the opening 23 of the stage 21. . That is, the alignment marker 3 formed on the front surface of the semiconductor wafer 1 cannot be recognized by the camera 22. For this reason, when the WSS technology is used, a special exposure apparatus including an infrared camera 152 as shown in the above-described conventional example 2 is used (see FIG. 14). However, since such an exposure apparatus is expensive, the cost increases. Furthermore, it is necessary to form the alignment marker 3 on the front surface of the semiconductor wafer 1 using a material that absorbs laser light.
  • the photomask 153 it is necessary to provide the photomask 153 with an opening 155 for allowing the laser (infrared ray) from the infrared camera 152 to pass therethrough. For this reason, when a positive resist is used as the back resist 144, an unnecessary patterning 133 is applied to the back resist 144 through the openings 155. Further, since the alignment marker 3 is recognized by the infrared camera 152 through a non-transparent member (semiconductor wafer 1), the image of the alignment marker 3 cannot be clearly captured, and the alignment accuracy is lowered.
  • An object of the present invention is to provide a method for manufacturing a semiconductor device in which the accuracy of alignment of a semiconductor wafer is improved in order to eliminate the above-described problems caused by the prior art. It is another object of the present invention to provide a method for manufacturing a semiconductor device with improved patterning accuracy. It is another object of the present invention to provide a method for manufacturing a semiconductor device that can prevent cracking or chipping of a semiconductor wafer. It is another object of the present invention to provide a method for manufacturing a semiconductor device that can reduce costs.
  • a method of manufacturing a semiconductor device according to claim 1 corresponds to the surface shape of the front surface of the semiconductor wafer on the back surface of the semiconductor wafer.
  • a method of manufacturing a semiconductor device for performing patterning wherein the front surface of the semiconductor wafer is bonded to the front surface of the semiconductor wafer by an adhesive having a transparency through which the front surface of the semiconductor wafer can be seen. It includes a sticking step of sticking a support substrate having transparency that can be seen through.
  • a method for manufacturing a semiconductor device wherein the semiconductor wafer is placed on a stage with the support substrate side down after the attaching step.
  • a placement step, and a positioning step of detecting a mark for alignment of the semiconductor wafer formed on the front surface of the semiconductor wafer from below the stage and aligning the semiconductor wafer is characterized by including.
  • a method for manufacturing a semiconductor device according to the second aspect of the present invention wherein in the positioning step, the semiconductor device is formed on the front surface of the semiconductor wafer through the support substrate and the adhesive. In addition, a mark for alignment of the semiconductor wafer is detected.
  • a method for manufacturing a semiconductor device wherein, in the positioning step, the semiconductor wafer formed on the front surface of the semiconductor wafer by the camera. It is characterized in that a mark for alignment is detected.
  • a method for manufacturing a semiconductor device wherein, in the positioning step, from the lower part of the stage by the camera, from an opening provided in the stage.
  • the front surface of the visible semiconductor wafer is imaged, and a mark for alignment of the semiconductor wafer is detected based on an image captured by the camera.
  • a semiconductor device manufacturing method according to the second aspect of the present invention, wherein the surface shape of the front surface of the semiconductor wafer is formed on the back surface of the semiconductor wafer after the alignment step. Patterning corresponding to the above is performed.
  • a semiconductor device manufacturing method wherein the circuit pattern is formed on the front surface of the semiconductor wafer before the attaching step. And a second pattern forming step of performing patterning corresponding to the circuit pattern on the front surface of the semiconductor wafer on the back surface of the semiconductor wafer after the alignment step. To do.
  • the back surface of the semiconductor wafer is ground after the pasting step and before the second pattern forming step.
  • the method further comprises a step of thinning the semiconductor wafer.
  • the semiconductor device manufacturing method in the first pattern forming step, the first conductive type semiconductor wafer is insulated on the front surface side.
  • a circuit pattern having a front surface structure of the gate type bipolar transistor is formed, and in the second pattern formation step, the first semiconductor region of the second conductivity type and the first semiconductor region in contact with each other on the surface layer on the back surface of the semiconductor wafer are formed.
  • a second semiconductor region of one conductivity type is selectively formed.
  • a method for manufacturing a semiconductor device wherein, in the first pattern forming step, an insulated gate bipolar transistor is formed on the front surface of the semiconductor wafer.
  • a circuit pattern having a front surface structure is formed, and in the second pattern forming step, a concave portion is formed on the outer peripheral end portion of the semiconductor wafer from the back surface of the semiconductor wafer.
  • the method of manufacturing a semiconductor device according to claim 11 is the method according to claim 1, wherein the adhesive is used for alignment of the semiconductor wafer formed on the front surface of the semiconductor wafer. It has the transparency which can see through the mark of.
  • the semiconductor device manufacturing method according to the invention of claim 12 is characterized in that, in the invention of claim 1, the adhesive is transparent.
  • the semiconductor device manufacturing method according to the invention of claim 13 is characterized in that, in the invention of claim 1, the thickness of the adhesive is 15 ⁇ m or more and 40 ⁇ m or less.
  • a fourteenth aspect of the present invention there is provided a semiconductor device manufacturing method according to the first aspect of the invention, wherein the support substrate is used for alignment of the semiconductor wafer formed on the front surface of the semiconductor wafer. It has the transparency which can see through the mark of.
  • the semiconductor device manufacturing method according to the invention of claim 15 is characterized in that, in the invention of claim 1, the support substrate is transparent.
  • the semiconductor device manufacturing method according to the invention of claim 16 is characterized in that, in the invention of claim 1, the thickness of the support substrate is 5 mm or less.
  • the semiconductor device manufacturing method according to the invention of claim 17 is characterized in that, in the invention of any one of claims 1 to 16, the thickness of the support substrate is 1 mm or less.
  • the support substrate is attached to the front surface of the semiconductor wafer with an adhesive.
  • the adhesive and the support substrate have transparency that allows the front surface of the semiconductor wafer to be seen through. For this reason, the mark for alignment of the semiconductor wafer formed on the front surface of the semiconductor wafer can be accurately recognized from below the stage. Thereby, the patterning corresponding to the circuit pattern of the front surface structure of the semiconductor wafer can be accurately performed on the back surface of the semiconductor wafer.
  • a thinned semiconductor wafer can be reinforced by the WSS technology. Further, since the thinned semiconductor wafer can be reinforced by the support substrate, it is not necessary to reinforce the semiconductor wafer by forming a rib portion at the outer peripheral end portion of the semiconductor wafer. As a result, the rib portion is formed on the semiconductor wafer, so that a portion where the resist becomes thick in the vicinity of the rib portion is generated, the gap (gap) between the semiconductor wafer and the photomask is widened, Problems such as cracks and chipping from the step with the center can be solved.
  • the method for manufacturing a semiconductor device according to the present invention produces an effect that the accuracy of patterning can be improved.
  • the semiconductor wafer alignment accuracy can be improved.
  • the semiconductor wafer can be prevented from being cracked or chipped.
  • the manufacturing cost can be reduced.
  • FIG. 3 is a flowchart illustrating a method for manufacturing a semiconductor device according to an embodiment. It is explanatory drawing shown in order about the manufacturing method of the semiconductor device concerning embodiment. It is explanatory drawing shown in order about the manufacturing method of the semiconductor device concerning embodiment. It is explanatory drawing shown in order about the manufacturing method of the semiconductor device concerning embodiment. It is explanatory drawing shown in order about the manufacturing method of the semiconductor device concerning embodiment. It is sectional drawing which shows the principal part of the semiconductor device concerning embodiment. It is sectional drawing which shows the principal part of the semiconductor device concerning embodiment. It is a flowchart shown about the manufacturing method of the conventional semiconductor device. It is explanatory drawing shown in order about the manufacturing method of the conventional semiconductor device. It is explanatory drawing shown in order about the manufacturing method of the conventional semiconductor device. It is explanatory drawing shown in order about the manufacturing method of the conventional semiconductor device.
  • FIG. 1 is a flowchart illustrating a method for manufacturing a semiconductor device according to an embodiment.
  • 2 to 4 are explanatory views sequentially showing the method of manufacturing the semiconductor device according to the embodiment.
  • a manufacturing method for manufacturing a semiconductor device in which circuit patterns are formed on the front surface and the back surface, respectively, by patterning the back surface of the semiconductor wafer 1 in accordance with the surface structure of the front surface of the semiconductor wafer 1 will be described.
  • a circuit pattern of the front surface structure 2 such as a base region, an emitter region, a gate electrode, and an emitter electrode is formed on the front surface layer of the semiconductor wafer 1 by ion implantation and thermal diffusion ( Step S1, FIG. 2: First pattern formation step).
  • a circuit pattern of the front surface structure 2 is formed, and a mark (alignment marker) 3 for aligning the horizontal position of the semiconductor wafer 1 with the position of the photomask is formed on, for example, a dicing line. Is done.
  • an uneven shape is formed on the front surface of the semiconductor wafer 1 by a surface structure such as an emitter electrode or the alignment marker 3.
  • a gel-like adhesive 11 is spin-coated on the front surface of the semiconductor wafer 1 and baked.
  • the support substrate 12 is bonded to the adhesive 11.
  • a sheet-like adhesive 11 may be used.
  • pressure is applied from the semiconductor wafer 1 side and the support substrate 12 side to pressure-bond the semiconductor wafer 1 and the support substrate 12.
  • the support substrate 12 is affixed by the adhesive agent 11 on the front surface of the semiconductor wafer 1 (step S2, FIG. 2: pasting process).
  • an adhesive 11 and a support substrate 12 having a transparency that allows the front surface of the semiconductor wafer 1 to be seen through are used. That is, the adhesive 11 and the support substrate 12 are made of a material that transmits light and absorbs or diffuses light with low transmittance and high transmittance.
  • the support substrate 12 has a hardness that maintains the flatness of the thinned semiconductor wafer 1. Here, light is mainly visible light.
  • the adhesive 11 and the support substrate 12 are formed through the adhesive 11 and the support substrate 12, for example, when the semiconductor wafer 1 is imaged from the support substrate 12 side by a camera (see FIG. 4) of the exposure apparatus. It has a degree of transparency that allows the front surface to be seen through. Further, the adhesive 11 and the support substrate 12 have such transparency that the surface shape of the front surface of the semiconductor wafer 1, that is, the alignment marker 3 formed on the front surface of the semiconductor wafer 1 can be seen through. Preferably, the adhesive 11 and the support substrate 12 are transparent.
  • the adhesive 11 for example, a polyimide-based transparent adhesive such as HD-3007 (trademark) may be used.
  • the thickness of the adhesive 11 (hereinafter simply referred to as the thickness of the adhesive 11) after the semiconductor wafer 1 and the support substrate 12 are pressure-bonded by the adhesive 11 is desirably 15 ⁇ m or more and 40 ⁇ m or less. The reason is as follows.
  • the thickness of the adhesive 11 is less than 15 ⁇ m, the unevenness of the front surface structure 2 of the semiconductor wafer 1 cannot be filled flat with the adhesive 11, and the front surface structure 2 is not supported by the support substrate 12. The part which touches is produced. For this reason, the front surface structure 2 cannot be protected by the adhesive 11. Further, when the thickness of the adhesive 11 is larger than 40 ⁇ m, the front surface of the semiconductor wafer 1 cannot be seen through. Furthermore, if the thickness of the adhesive 11 is larger than 40 ⁇ m, the semiconductor wafer 1 may be inclined and pressure-bonded onto the support substrate 12. For this reason, the thickness of the adhesive 11 is desirably thin enough to protect the front surface structure 2 and thin enough to allow the front surface of the semiconductor wafer 1 to be seen through. .
  • a mineral (quartz) made of silicon dioxide (SiO 2 ), heat-resistant glass such as Pyrex (registered trademark) or Tempax (registered trademark), or a transparent silicon carbide (SiC) substrate may be used as the support substrate 12.
  • the thickness of the support substrate 12 is desirably 5 mm or less. The reason is that when the thickness of the support substrate 12 is 5 mm or more, the front surface of the semiconductor wafer 1 cannot be seen through.
  • the thickness of the support substrate 12 is preferably 1 mm or less. The reason is that when the thickness of the support substrate 12 is 1 mm or more, for example, the semiconductor wafer 1 may not be accommodated in a commonly used wafer cassette. Therefore, the thickness of the semiconductor wafer 1 including the thicknesses of the adhesive 11 and the support substrate 12 can be accommodated in the wafer cassette by the transport hand, and the semiconductor wafer 1 can be taken out by the transport hand. It is desirable that the thickness be as large as possible.
  • step S3 the entire back surface of the semiconductor wafer 1 is ground to thin the semiconductor wafer 1 (step S3, FIG. 2: thinning step).
  • a resist (back surface resist) 13 is applied to the back surface of the semiconductor wafer 1 (step S4, FIG. 3).
  • a circuit pattern is patterned on the backside resist 13.
  • the horizontal position of the camera 22 provided below the stage 21 of the exposure apparatus and the photomask 24 provided above the stage 21 are matched to, for example, a preset position.
  • the semiconductor wafer 1 is placed on the stage 21 with the front side facing down (FIG. 4: placement process).
  • the semiconductor wafer 1 to which the support substrate 12 is stuck as described above is taken out of the wafer cassette by, for example, a transfer hand, and placed on the stage 21 so that the support substrate 12 side is in contact therewith.
  • the front surface of the semiconductor wafer 1 is imaged from below the stage 21 by the camera 22, and the alignment marker 3 is detected based on the captured image. That is, for example, the protrusion-shaped or groove-shaped alignment marker 3 formed on the scrub line is detected from the image captured by the camera 22.
  • the exposure apparatus includes an alignment mechanism that moves the horizontal position of the semiconductor wafer 1 in, for example, the X-axis direction and the Y-axis direction. By this alignment mechanism, the positions of the camera 22 and the semiconductor wafer 1 are determined based on the alignment marker 3. Align (alignment process). Thereby, the positions of the semiconductor wafer 1 and the photomask 24 are accurately aligned.
  • an alignment mechanism is used so that patterning corresponding to the circuit pattern of the front surface structure 2 of the semiconductor wafer 1 is performed.
  • the semiconductor wafer 1 is moved in the horizontal direction.
  • the position of the photomask 24 is fixed in accordance with the camera 22, so the alignment marker 3 is detected by the camera 22, and the semiconductor wafer 1 is moved based on the alignment marker 3, The positions of the semiconductor wafer 1 and the photomask 24 are accurately aligned.
  • the stage 21 is provided with an opening 23 at a position corresponding to the alignment marker 3 formed on the front surface of the semiconductor wafer 1. For this reason, the camera 22 recognizes the alignment marker 3 by observing the front surface of the semiconductor wafer 1 seen through the support substrate 12 and the adhesive 11 from the opening 23 of the stage 21.
  • the camera 22 for example, a CCD (Charge Coupled Device) camera that mainly observes an object irradiated with visible light is used.
  • the camera 22 may observe the semiconductor wafer 1 with, for example, light in a room where an exposure apparatus is installed, or may observe the semiconductor wafer 1 by irradiating the semiconductor wafer 1 from the support substrate 12 side. .
  • step S5 After Exposure, light (ultraviolet light) is irradiated through the photomask 24 to the backside resist 13 formed on the backside of the semiconductor wafer 1 (exposure). Then, for example, the exposed portion of the back resist 13 is dissolved with a solvent (development). As a result, the mask pattern of the photomask 24 is transferred to the backside resist 13. Next, the back surface resist 13 is baked and hardened to complete the patterning process (step S5, FIG. 4: second pattern forming process).
  • the opening 25 corresponding to the circuit pattern of the back surface structure of the semiconductor wafer 1 is formed in the photomask 24.
  • the light from the light source provided above the photomask 24 is exposed to the semiconductor wafer 1 through the photomask 24 by, for example, the same size projection method using various lenses.
  • the circuit pattern of the back surface structure of the semiconductor wafer 1 is transferred to the back surface resist 13.
  • a back surface structure (not shown) in which, for example, p collector regions and n collector regions are alternately formed is formed on the back surface layer of the semiconductor wafer 1 by ion implantation and thermal diffusion using the back surface resist 13 as a mask. (Step S6). Next, the back surface resist 13 is removed.
  • step S In the alignment step described above, the positions of the photomask 24 and the semiconductor wafer 1 are aligned with the alignment marker 3 formed on the front surface of the semiconductor wafer 1. For this reason, in the process of step S ⁇ b> 6, patterning corresponding to the surface shape of the front surface of the semiconductor wafer 1 is performed on the back surface of the semiconductor wafer 1. That is, patterning corresponding to the circuit pattern of the front surface structure 2 of the semiconductor wafer 1 is performed on the back surface of the semiconductor wafer 1. In step S6, a recess that reaches the front surface from the back surface of the semiconductor wafer 1 may be formed by etching.
  • a dicing tape is attached to the back surface of the semiconductor wafer 1.
  • the laser 11 is irradiated from the side of the support substrate 12 of the semiconductor wafer 1 to sublimate the adhesive 11, and the support substrate 12 is peeled from the semiconductor wafer 1.
  • the adhesive 11 may be dissolved using a solvent, or the adhesive 11 may be softened by heating.
  • the semiconductor wafer 1 is diced into chips, and the dicing tape is peeled off to complete a semiconductor device in which circuit patterns are formed on the front surface and the back surface, respectively.
  • the support substrate 12 has chemical resistance and heat resistance. Therefore, the support substrate 12 peeled from the semiconductor wafer 1 can be reused after being washed with an organic solvent or the like because an adhesive residue or a carbonized residue remains.
  • an infrared camera may be used instead of the CCD camera.
  • a silicon (Si) substrate can be used as the support material for the semiconductor wafer 1 as the support substrate 12. Further, it is possible to further use the support substrate 12 whose transparency is reduced by being reused.
  • FIG. 5 and 6 are cross-sectional views showing the main parts of the semiconductor device according to the embodiment.
  • a reverse conducting IGBT RC-IGBT: Reverse Conducting IGBT
  • RB-IGBT Reverse Blocking IGBT
  • FIG. 5 is a cross-sectional view showing a main part of an example of the RC-IGBT.
  • the RC-IGBT 40 includes a p base region 32, an n + emitter region 33, a front surface structure 2, and a surface layer on the front surface of the semiconductor wafer 31 serving as an n ⁇ drift region.
  • a front surface structure of a vertical IGBT such as the gate electrode 34 and the emitter electrode 35 is formed.
  • p + collector regions (first semiconductor regions) 36 and n + collector regions (second semiconductor regions) 37 are alternately formed.
  • a p + collector region 36 that is a back surface structure of the IGBT is selectively formed, and an IGBT region 41 is formed on the semiconductor wafer 31. Further, an n + collector region 37 in contact with the p + collector region 36 is selectively formed, and a diode region 42 adjacent to the IGBT region 41 is formed on the semiconductor wafer 31.
  • the p + collector region 36 and the n + collector are formed on the surface layer on the back surface of the semiconductor wafer 31 with a pattern corresponding to the front surface structure of the IGBT.
  • the RC-IGBT 40 provided with the region 37 can be manufactured.
  • FIG. 6 is a cross-sectional view showing a main part of the RB-IGBT.
  • the RB-IGBT 50 has a front surface structure of the vertical IGBT 52 and a region for maintaining a breakdown voltage (a breakdown voltage structure region) on the front surface side of the semiconductor wafer 51 serving as an n ⁇ drift region. ) 53 p + regions are formed respectively.
  • a p collector region of the IGBT 52 is formed on the back surface of the semiconductor wafer 51.
  • a recess 54 is formed in the breakdown voltage structure region 53 from the back side, and the semiconductor wafer 51 on the breakdown voltage structure region 53 side is thinner than the thickness of the semiconductor wafer 51 on the IGBT 52 side.
  • a p-type guard ring region formed by diffusion and outside or inside the guard ring region in contact with the guard ring region
  • a plurality of field plates are provided in a ring shape.
  • the p collector region of IGBT 52 is connected to the p + region of breakdown voltage structure region 53 by a p region formed on the side wall of recess 54.
  • the recess 54 may penetrate from the back surface of the semiconductor wafer 51 to the front surface, or may be formed to a depth reaching the p + region of the breakdown voltage structure region 53. That is, using the method for manufacturing a semiconductor device according to the above-described embodiment, the RB-IGBT 50 in which the recesses 54 are provided on the back surface of the semiconductor wafer 51 with a pattern corresponding to the front surface structure can be manufactured. it can.
  • a through-hole penetrating from the front surface to the back surface of the semiconductor wafer is formed corresponding to the circuit pattern on the front surface of the semiconductor wafer. May be.
  • a semiconductor device using a TSV (Through Silicon Via) technique of stacking and mounting a plurality of semiconductor wafers can be manufactured.
  • the support substrate 12 is attached to the front surface of the semiconductor wafer 1 with the adhesive 11.
  • the adhesive 11 and the support substrate 12 have transparency that allows the front surface of the semiconductor wafer 1 to be seen through.
  • the transparent transparency is the transparency with which the alignment mark 3 formed on the front surface of the semiconductor wafer 1 can be recognized by the CCD camera from below the stage 21. For this reason, the alignment mark 3 formed on the front surface of the semiconductor wafer 1 can be accurately recognized from below the stage 21. Thereby, the precision of alignment (alignment) of the semiconductor wafer 1 can be improved. Therefore, patterning corresponding to the circuit pattern of the front surface structure 2 of the semiconductor wafer 1 can be accurately performed on the back surface of the semiconductor wafer 1. That is, the patterning accuracy can be improved.
  • the thinned semiconductor wafer 1 can be reinforced by the WSS technology. Thereby, the crack, chipping, warpage, etc. of the semiconductor wafer 1 can be prevented. Therefore, it is possible to increase the diameter of the semiconductor wafer 1 and further reduce the thickness. Further, since the thinned semiconductor wafer 1 can be reinforced by the WSS technique, it is not necessary to use the TAIKO technique for forming a rib portion at the outer peripheral end of the semiconductor wafer 1. As a result, the problem caused by the formation of the rib portion on the semiconductor wafer 1 can be solved.
  • the semiconductor wafer 1 can be warped during the process due to, for example, a metal electrode formed on the back surface of the semiconductor wafer 1.
  • the flatness of the semiconductor wafer 1 can be maintained.
  • the semiconductor wafer 1 is reinforced by the support substrate 12 before the mounting process. For this reason, even when the width of the opening 23 of the stage 21 is made wider than the conventional one, the flatness of the semiconductor wafer 1 is not impaired by the opening 23 of the stage 21. Thereby, the width
  • the present invention has been described by taking as an example a method of forming a circuit pattern corresponding to the circuit pattern of the front surface structure on the back surface of the semiconductor wafer. Can be applied to various processes in which the alignment of the semiconductor wafer is performed.
  • the method for manufacturing a semiconductor device according to the present invention is useful for manufacturing a power semiconductor device using WSS technology in which an integrated circuit or a MEMS is reinforced with another member in order to reduce the thickness.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Multimedia (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

　半導体ウエハ（１）のおもて面に、おもて面表面構造（２）の回路パターンを形成するとともに、アライメントマーカ（３）を形成する。ついで、半導体ウエハ（１）のおもて面に、透明な接着剤（１１）によって、透明な支持基板（１２）を貼付する。ついで、半導体ウエハ（１）の裏面にレジスト１３を塗布する。ついで、露光装置のステージ（２１）に、支持基板（１２）側を下にして半導体ウエハ（１）を載置する。ついで、ステージ（２１）の下方に備えられたカメラ（２２）によって、ステージ（２１）の下方から、支持基板（１２）および接着剤（１１）を通して半導体ウエハ（１）のおもて面に形成されたアライメントマーカ（３）を認識し、半導体ウエハ（１）とフォトマスク（２４）の位置を合わせる。ついで、レジスト（１３）をパターニングする。ついで、レジスト（１３）をマスクとして、半導体ウエハ（１）の裏面に裏面表面構造の回路パターンを形成する。

Description

半導体装置の製造方法
　この発明は、半導体装置の製造方法に関する。
　従来、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などのパワーデバイスにおいて、エネルギー損失の低減や放熱性の向上などのために、半導体ウエハを薄板化する技術が提案されている。しかし、例えば直径６インチの半導体ウエハを８０μｍ程度の厚さまで薄板化した場合、半導体ウエハに割れや反りが発生するという問題が生じる。このような問題を解消するために、半導体ウエハ表面に形成される金属薄膜の成膜条件や、半導体ウエハの製造設備におけるハンドリング技術などが提案されている。
　また、半導体ウエハの、例えば直径８インチなどの大口径化やさらなる薄板化を進めるために、半導体ウエハの裏面側の外周端部を補強部（リブ部）として残して中央部を薄くするＴＡＩＫＯ（登録商標）技術や、集積回路やＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）を薄板化するために他の部材で補強するＷＳＳ（Ｗａｆｅｒ　Ｓｕｐｐｏｒｔ　Ｓｙｓｔｅｍ）技術が提案されている。
　ＴＡＩＫＯ技術を用いた半導体装置の製造方法について説明する（以下、従来例１とする）。図７は、従来の半導体装置の製造方法について示すフローチャートである。また、図８～図１１は、従来の半導体装置の製造方法について順に示す説明図である。まず、半導体ウエハ１のおもて面側におもて面表面構造２を形成する（ステップＳ１０１、図８）。このとき、半導体ウエハ１のおもて面の表面には、半導体ウエハ１の水平方向の位置をフォトマスクの位置と合わせるための目印（アライメントマーカ）３が形成される。
　ついで、半導体ウエハ１のおもて面に、おもて面表面構造２を保護するレジスト（以下、おもて面保護レジストとする）１１１を塗布する（ステップＳ１０２、図９）。ついで、半導体ウエハ１の裏面側の外周端部を補強部（リブ部）１０２として残して中央部のみを薄く研削し、半導体ウエハ１の裏面に凹部を設けたウエハ（以下、リブウエハとする）１０１を作製する（ステップＳ１０３、図９）。ついで、リブウエハ１０１の裏面に、レジスト（以下、裏面レジストとする）１１３を塗布する（ステップＳ１０４、図１０）。
　ついで、裏面レジスト１１３に回路パターンをパターニングする。パターニング工程では、まず、露光装置のステージ２１の下方に備えられたカメラ２２と、ステージ２１の上方に備えられたフォトマスク２４の位置を合わせる。ついで、露光装置のステージ２１上に、おもて面側を下にしてリブウエハ１０１を載置する（図１１）。
　ついで、カメラ２２によって、ステージ２１の下方からリブウエハ１０１のおもて面のアライメントマーカ３を認識し、カメラ２２とリブウエハ１０１の位置を合わせる。これにより、リブウエハ１０１とフォトマスク２４の位置が正確に合わせられる。ステージ２１には、リブウエハ１０１のおもて面に形成されたアライメントマーカ３に対応する位置に開口部２３が設けられている。このため、カメラ２２は、ステージ２１の開口部２３からリブウエハ１０１を観察する。
　ついで、露光および現像によって、裏面レジスト１１３にフォトマスク２４のマスクパターンを転写する（ステップＳ１０５、図１１）。フォトマスク２４には、リブウエハ１０１の裏面表面構造の回路パターンに対応した開口部２５が形成されている。ついで、裏面レジスト１１３を焼き固めることで、パターニング工程が終了する。
　ついで、裏面レジスト１１３をマスクとして、イオン注入および熱拡散によって、リブウエハ１０１の裏面側に裏面表面構造（不図示）を形成する（ステップＳ１０６）。ついで、裏面レジスト１１３を除去する。ついで、リブウエハ１０１をダイシングしてチップ状にし、ダイシングテープを剥離することで半導体装置が完成する。
　つぎに、ＷＳＳ技術を用いた半導体装置の製造方法について説明する（以下、従来例２とする）。図１２～図１４は、従来の半導体装置の製造方法の別の一例について順に示す説明図である。まず、従来例１と同様にステップＳ１０１の処理を行う（図７，８参照）。ついで、半導体ウエハ１のおもて面に、例えば紫外線（ＵＶ）硬化性の接着剤１４１によって支持基板１４３を貼付する（図１２）。ここで、支持基板１４３の、接着剤１４１で接着される側の表面には、例えば半導体ウエハ１からの剥離を容易に行うためにレーザ光を吸収する材料からなる黒色層１４２が塗られている。
　ついで、半導体ウエハ１の裏面全体を研削し、半導体ウエハ１を薄板化する（図１２）。ついで、半導体ウエハ１の裏面にレジスト（以下、裏面レジストとする）１４４を塗布する（図１３）。ついで、裏面レジスト１４４に回路パターンをパターニングする（図１４）。パターニング工程では、まず、露光装置のステージ１５１の上方に備えられた赤外線カメラ１５２と、ステージ１５１と赤外線カメラ１５２の間に備えられたフォトマスク１５３の位置を合わせる。ついで、露光装置のステージ１５１上に、おもて面側を下にして半導体ウエハ１を載置する。
　ついで、赤外線カメラ１５２によって、フォトマスク１５３の上方から半導体ウエハ１を透過して、半導体ウエハ１のおもて面に形成されたアライメントマーカ３を認識し、赤外線カメラ１５２と半導体ウエハ１の位置を合わせる。これにより、赤外線カメラ１５２と半導体ウエハ１の位置が合わせられ、半導体ウエハ１とフォトマスク１５３の位置が正確に合わせられる。
　フォトマスク１５３には、半導体ウエハ１の裏面表面構造の回路パターンに対応した開口部１５４と、半導体ウエハ１のおもて面に形成されたアライメントマーカ３に対応した位置に開口部１５５が設けられている。このため、赤外線カメラ１５２は、フォトマスク１５３の開口部１５５から半導体ウエハ１にレーザを照射し、半導体ウエハ１を観察する。
　ついで、露光および現像によって、裏面レジスト１４４にフォトマスク１５３のマスクパターンを転写する（図１４）。ついで、裏面レジスト１４４を焼き固め、パターニング工程が終了する。ついで、従来例１と同様に、裏面レジスト１４４をマスクとして、イオン注入および熱拡散によって、半導体ウエハ１の裏面側に裏面表面構造（不図示）を形成する。ついで、裏面レジスト１４４を除去する。
　ついで、半導体ウエハ１の裏面に、例えばダイシングテープを貼付する。ついで、半導体ウエハ１のおもて面側からレーザを照射して接着剤１４１を昇華し、半導体ウエハ１から支持基板１４３を剥離する。ついで、半導体ウエハ１をダイシングしてチップ状にし、ダイシングテープを剥離することで半導体装置が完成する。
　このように、半導体ウエハに支持基板を貼付した後、例えばダイシングテープに半導体ウエハを貼りかえる方法として、外的要因によって粘着力が低下する粘着層を有する粘着テープを介在させて板状物支持基板に半導体ウエハの表面を粘着し、その状態で半導体ウエハの裏面を研削し、研削後の半導体ウエハの裏面にダイシングテープを粘着するとともに、ダイシングテープの外周をダイシングフレームで支持し、粘着層に外的要因を作用させて粘着層の粘着力を低下させることにより、半導体ウエハまたは半導体チップを損傷させずに板状物支持基板と粘着テープとを取り外す方法が提案されている（例えば、下記特許文献１参照。）。
国際公開第０３／０４９１６４号パンフレット
　しかしながら、上述した従来例１では、リブ部１０２によって半導体ウエハ１の裏面に凹部が形成されているため、裏面レジスト１１３を均一に塗布することができない。このため、図１０に示すように、リブ部１０２近傍において、裏面レジスト１１３が厚くなる部分１３１が生じてしまう。また、裏面レジスト１１３が厚くなる部分１３１では、現像によって裏面レジスト１１３を完全に溶かしきることができない。このため、図１１に示すように、フォトマスク２４の開口部２５に対応した回路パターンを、裏面レジスト１１３に転写することができない。
　また、上述した従来例１では、図１１に示すように、リブウエハ１０１とフォトマスク２４との間隔（以下、ギャップとする）１３２を、リブ部１０２の高さより大きく空ける必要がある。ギャップ１３２が広くなるほど解像度が低下したり、アライメントの精度が低下してしまう。また、上述したＴＡＩＫＯ技術を用いた場合、半導体ウエハ１のさらなる大口径化を図ると、リブウエハ１０１のリブ部１０２と中央部との段差部分からの割れや欠けが懸念される。
　図１５は、従来の半導体装置の製造方法の別の一例について順に示す説明図である。図１５に、ＷＳＳ技術を用いて半導体ウエハ１に支持基板を接着し（従来例２参照）、カメラ２２をステージ２１の下方に備えた通常の露光装置（従来例１参照）を用いて露光および現像をおこなった場合について示す。従来例２に示すＷＳＳ技術では、接着剤１４１および支持基板１４３として、例えばＴ－ＭＡＴ（登録商標）によって製品化されている不透明な接着剤や、スリーエム（３Ｍ　Ｃｏｍｐａｎｙ：登録商標）によって製品化されている黒色層１４２を有するガラス材、シリコン（Ｓｉ）からなる支持基板などが用いられており、これらは透明ではない。
　このため、図１５に示すように、通常の露光装置を用いた場合、ステージ２１の下方に備えられたカメラ２２では、ステージ２１の開口部２３から支持基板１４３の表面１３４しか観察することができない。つまり、カメラ２２によって、半導体ウエハ１のおもて面に形成されたアライメントマーカ３を認識することができない。このため、ＷＳＳ技術を用いる場合には、上述した従来例２に示すような、赤外線カメラ１５２を備えた特殊な露光装置が用いられている（図１４参照）。しかしながら、このような露光装置は高価であるため、コストが増大してしまう。さらに、半導体ウエハ１のおもて面に、レーザ光を吸収する材料を用いてアライメントマーカ３を形成する必要がある。
　また、フォトマスク１５３に、赤外線カメラ１５２からのレーザ（赤外線）を通過させるための開口部１５５を設ける必要がある。このため、裏面レジスト１４４としてポジ型レジストを用いた場合、開口部１５５によって裏面レジスト１４４に必要のないパターニング１３３が施されてしまう。また、赤外線カメラ１５２によって、透明でない部材（半導体ウエハ１）を通してアライメントマーカ３を認識するため、アライメントマーカ３の像を鮮明にとらえることができず、アライメントの精度が低下してしまう。
　この発明は、上述した従来技術による問題点を解消するため、半導体ウエハの位置合わせの精度を向上した半導体装置の製造方法を提供することを目的とする。また、パターニングの精度を向上した半導体装置の製造方法を提供することを目的とする。また、半導体ウエハの割れや欠けを防止することができる半導体装置の製造方法を提供することを目的とする。また、コストを低減することができる半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、半導体ウエハの裏面に、該半導体ウエハのおもて面の表面形状に対応したパターニングを行う半導体装置の製造方法であって、前記半導体ウエハのおもて面に、該半導体ウエハのおもて面が透けて見える透明度を有する接着剤によって、該半導体ウエハのおもて面が透けて見える透明度を有する支持基板を貼付する貼付工程を含むことを特徴とする。
　また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記貼付工程の後、ステージ上に、前記支持基板側を下にして前記半導体ウエハを載置する載置工程と、前記ステージの下方から前記半導体ウエハのおもて面に形成された該半導体ウエハの位置合わせのための目印を検出し、該半導体ウエハの位置を合わせる位置合わせ工程と、をさらに含むことを特徴とする。
　また、請求項３の発明にかかる半導体装置の製造方法は、請求項２に記載の発明において、前記位置合わせ工程では、前記支持基板および前記接着剤を通して前記半導体ウエハのおもて面に形成された該半導体ウエハの位置合わせのための目印を検出することを特徴とする。
　また、請求項４の発明にかかる半導体装置の製造方法は、請求項２に記載の発明において、前記位置合わせ工程では、前記カメラによって、前記半導体ウエハのおもて面に形成された該半導体ウエハの位置合わせのための目印を検出することを特徴とする。
　また、請求項５の発明にかかる半導体装置の製造方法は、請求項４に記載の発明において、前記位置合わせ工程では、前記カメラによって、前記ステージの下方から、該ステージに備えられた開口部から見える前記半導体ウエハのおもて面を撮像し、該カメラによって撮像された画像に基づいて該半導体ウエハの位置合わせのための目印を検出することを特徴とする。
　また、請求項６の発明にかかる半導体装置の製造方法は、請求項２に記載の発明において、前記位置合わせ工程の後、前記半導体ウエハの裏面に、該半導体ウエハのおもて面の表面形状に対応したパターニングを行うことを特徴とする。
　また、請求項７の発明にかかる半導体装置の製造方法は、請求項２に記載の発明において、前記貼付工程の前に、前記半導体ウエハのおもて面に回路パターンを形成する第１のパターン形成工程と、前記位置合わせ工程の後、前記半導体ウエハの裏面に、前記半導体ウエハのおもて面の回路パターンに対応したパターニングを行う第２のパターン形成工程と、をさらに含むことを特徴とする。
　また、請求項８の発明にかかる半導体装置の製造方法は、請求項７に記載の発明において、前記貼付工程の後、前記第２のパターン形成工程の前に、前記半導体ウエハの裏面を研削し、該半導体ウエハを薄板化する薄板化工程をさらに含むことを特徴とする。
　また、請求項９の発明にかかる半導体装置の製造方法は、請求項７に記載の発明において、第１のパターン形成工程では、第１導電型の前記半導体ウエハのおもて面側に、絶縁ゲート型バイポーラトランジスタのおもて面表面構造の回路パターンを形成し、第２のパターン形成工程では、前記半導体ウエハの裏面の表面層に、互いに接する第２導電型の第１の半導体領域および第１導電型の第２の半導体領域を選択的に形成することを特徴とする。
　また、請求項１０の発明にかかる半導体装置の製造方法は、請求項７に記載の発明において、第１のパターン形成工程では、前記半導体ウエハのおもて面に、絶縁ゲート型バイポーラトランジスタのおもて面表面構造の回路パターンを形成し、第２のパターン形成工程では、前記半導体ウエハの外周端部に、該半導体ウエハの裏面から凹部を形成することを特徴とする。
　また、請求項１１の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記接着剤は、前記半導体ウエハのおもて面に形成された該半導体ウエハの位置合わせのための目印が透けて見える透明度を有することを特徴とする。
　また、請求項１２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記接着剤は、透明であることを特徴とする。
　また、請求項１３の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記接着剤の厚さは、１５μｍ以上４０μｍ以下であることを特徴とする。
　また、請求項１４の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記支持基板は、前記半導体ウエハのおもて面に形成された該半導体ウエハの位置合わせのための目印が透けて見える透明度を有することを特徴とする。
　また、請求項１５の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記支持基板は、透明であることを特徴とする。
　また、請求項１６の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記支持基板の厚さは、５ｍｍ以下であることを特徴とする。
　また、請求項１７の発明にかかる半導体装置の製造方法は、請求項１～１６のいずれか一つに記載の発明において、前記支持基板の厚さは、１ｍｍ以下であることを特徴とする。
　上述した発明によれば、半導体ウエハのおもて面に、接着剤によって支持基板を貼付する。接着剤および支持基板は、半導体ウエハのおもて面が透けて見える透明度を有する。このため、ステージの下方から、半導体ウエハのおもて面に形成された該半導体ウエハの位置合わせのための目印を正確に認識することができる。これにより、半導体ウエハの裏面に、半導体ウエハのおもて面表面構造の回路パターンに対応したパターニングを正確におこなうことができる。
　また、通常の露光装置を用いる場合に、薄板化された半導体ウエハをＷＳＳ技術によって補強することができる。また、薄板化された半導体ウエハを支持基板によって補強することができるため、半導体ウエハの外周端部にリブ部を形成して該半導体ウエハを補強する必要がなくなる。これにより、半導体ウエハにリブ部が形成されることによって、リブ部近傍においてレジストが厚くなる部分が生じてしまうことや、半導体ウエハとフォトマスクとの間隔（ギャップ）が広くなること、リブ部と中央部との段差部分からの割れや欠けが生じるなどの問題を解消することができる。
　また、通常の露光装置を用いることができるため、赤外線カメラをステージの上方に備えた特殊な露光装置（従来例２：図１４参照）を用いる必要がなくなる。これにより、従来に比べて製造コストを低減することができる。
　本発明にかかる半導体装置の製造方法によれば、パターニングの精度を向上することができるという効果を奏する。また、半導体ウエハの位置合わせの精度を向上することができるという効果を奏する。また、半導体ウエハの割れや欠けを防止することができるという効果を奏する。また、製造コストを低減することができるという効果を奏する。
実施の形態にかかる半導体装置の製造方法について示すフローチャートである。 実施の形態にかかる半導体装置の製造方法について順に示す説明図である。 実施の形態にかかる半導体装置の製造方法について順に示す説明図である。 実施の形態にかかる半導体装置の製造方法について順に示す説明図である。 実施の形態にかかる半導体装置の要部を示す断面図である。 実施の形態にかかる半導体装置の要部を示す断面図である。 従来の半導体装置の製造方法について示すフローチャートである。 従来の半導体装置の製造方法について順に示す説明図である。 従来の半導体装置の製造方法について順に示す説明図である。 従来の半導体装置の製造方法について順に示す説明図である。 従来の半導体装置の製造方法について順に示す説明図である。 従来の半導体装置の製造方法の別の一例について順に示す説明図である。 従来の半導体装置の製造方法の別の一例について順に示す説明図である。 従来の半導体装置の製造方法の別の一例について順に示す説明図である。 従来の半導体装置の製造方法の別の一例について順に示す説明図である。
　以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
　図１は、実施の形態にかかる半導体装置の製造方法について示すフローチャートである。また、図２～図４は、実施の形態にかかる半導体装置の製造方法について順に示す説明図である。半導体ウエハ１の裏面に、半導体ウエハ１のおもて面の表面構造に対応したパターニングを行い、おもて面および裏面にそれぞれ回路パターンが形成された半導体装置を作製する製造方法について説明する。
　まず、イオン注入および熱拡散によって、半導体ウエハ１のおもて面の表面層に、例えばベース領域やエミッタ領域、ゲート電極、エミッタ電極などのおもて面表面構造２の回路パターンを形成する（ステップＳ１、図２：第１のパターン形成工程）。このとき、おもて面表面構造２の回路パターンが形成されるとともに、例えばダイシングライン上に、半導体ウエハ１の水平方向の位置をフォトマスクの位置と合わせるための目印（アライメントマーカ）３が形成される。これにより、半導体ウエハ１のおもて面には、エミッタ電極などの表面構造やアライメントマーカ３などによる凹凸形状（表面形状）が形成される。
　ついで、半導体ウエハ１のおもて面に、たとえばゲル状の接着剤１１をスピン塗布して焼き固める。ついで、接着剤１１に支持基板１２を接着する。ここで、シート状の接着剤１１を用いてもよい。ついで、加熱しながら、半導体ウエハ１側および支持基板１２側から圧力をかけ、半導体ウエハ１と支持基板１２とを圧着する。これにより、半導体ウエハ１のおもて面に、接着剤１１によって支持基板１２が貼付される（ステップＳ２、図２：貼付工程）。
　貼付工程では、半導体ウエハ１のおもて面が透けて見える透明度を有する接着剤１１および支持基板１２を用いる。つまり、接着剤１１および支持基板１２は、光を通過させ、光を吸収または拡散する度合いが低く、透過率の高い材料からなる。また、支持基板１２は、薄板化した半導体ウエハ１の平坦性を維持する程度の硬度を有する。ここで、光とは、主に可視光線である。
　具体的には、接着剤１１および支持基板１２は、例えば露光装置のカメラ（図４参照）によって支持基板１２側から半導体ウエハ１を撮像したときに、接着剤１１および支持基板１２を通して半導体ウエハ１のおもて面が透けて見える程度の透明度を有する。また、接着剤１１および支持基板１２は、半導体ウエハ１のおもて面の表面形状、つまり半導体ウエハ１のおもて面に形成されたアライメントマーカ３が透けて見える程度の透明度を有する。好適には、接着剤１１および支持基板１２は、透明であるのが望ましい。
　接着剤１１として、例えばＨＤ－３００７（商標）などのポリイミド系の透明な接着剤を用いてもよい。接着剤１１によって半導体ウエハ１と支持基板１２とが圧着された後の、接着剤１１の厚さ（以下、単に接着剤１１の厚さとする）は、１５μｍ以上４０μｍ以下であることが望ましい。その理由は、次のとおりである。
　接着剤１１の厚さが１５μｍ未満である場合、半導体ウエハ１のおもて面表面構造２の凹凸を接着剤１１によって平坦に埋めることができず、おもて面表面構造２が支持基板１２に接してしまう部分が生ずる。このため、接着剤１１によって、おもて面表面構造２を保護することができないからである。また、接着剤１１の厚さが４０μｍより大きい場合、半導体ウエハ１のおもて面が透けて見えないからである。さらに、接着剤１１の厚さが４０μｍより大きい場合、支持基板１２上に半導体ウエハ１が傾いて圧着される虞があるからである。このため、接着剤１１の厚さは、おもて面表面構造２を保護することができる程度の厚さを有し、半導体ウエハ１のおもて面が透けて見える程度に薄いのが望ましい。
　支持基板１２として、例えば、二酸化ケイ素（ＳｉＯ2）からなる鉱物（石英）や、パイレックス（登録商標）やテンパックス（登録商標）などの耐熱ガラス、透明な炭化ケイ素（ＳｉＣ）基板を用いてもよい。支持基板１２の厚さは、５ｍｍ以下であることが望ましい。その理由は、支持基板１２の厚さが５ｍｍ以上である場合、半導体ウエハ１のおもて面が透けて見えないからである。
　また、支持基板１２の厚さは、１ｍｍ以下であるのが望ましい。その理由は、支持基板１２の厚さが１ｍｍ以上である場合、例えば、一般的に用いられているウエハカセットに半導体ウエハ１を収納することができない虞があるからである。したがって、接着剤１１および支持基板１２の厚さを含む半導体ウエハ１の厚さは、搬送ハンドによって半導体ウエハ１をウエハカセットに収納することができ、かつ、搬送ハンドによって半導体ウエハ１を取り出すことができる厚さであるのが望ましい。
　ついで、半導体ウエハ１の裏面全体を研削し、半導体ウエハ１を薄板化する（ステップＳ３、図２：薄板化工程）。ついで、半導体ウエハ１の裏面にレジスト（裏面レジスト）１３を塗布する（ステップＳ４、図３）。
　ついで、裏面レジスト１３に回路パターンをパターニングする。パターニング工程では、まず、露光装置のステージ２１の下方に備えられたカメラ２２と、ステージ２１の上方に備えられたフォトマスク２４の水平方向の位置を、例えば予め設定された位置に合わせる。ついで、ステージ２１上に、おもて面側を下にして半導体ウエハ１を載置する（図４：載置工程）。詳細には、上述したように支持基板１２が貼付された半導体ウエハ１を、例えば搬送ハンドによってウエハカセットから取り出し、ステージ２１上に支持基板１２側が接するように載置する。
　ついで、カメラ２２によって、ステージ２１の下方から半導体ウエハ１のおもて面を撮像し、この撮像された画像に基づいてアライメントマーカ３を検出する。つまり、カメラ２２によって撮像された画像から、例えばスクラブライン上に形成された突起状または溝状のアライメントマーカ３を検出する。露光装置は、半導体ウエハ１の水平方向の位置を例えばＸ軸方向およびＹ軸方向に移動させる位置合わせ機構を備え、この位置合わせ機構によって、アライメントマーカ３に基づきカメラ２２と半導体ウエハ１の位置を合わせる（位置合わせ工程）。これにより、半導体ウエハ１とフォトマスク２４の位置が正確に合わせられる。具体的には、半導体ウエハ１の裏面に塗布されるレジストをパターニングする際に、半導体ウエハ１のおもて面表面構造２の回路パターンに対応したパターニングが施されるように、位置合わせ機構によって半導体ウエハ１を水平方向に移動する。位置合わせ工程を行う前に、カメラ２２に合わせてフォトマスク２４の位置が固定されているため、カメラ２２によってアライメントマーカ３を検出し、アライメントマーカ３に基づいて半導体ウエハ１を移動することで、半導体ウエハ１とフォトマスク２４の位置が正確に合わせられる。
　ステージ２１には、半導体ウエハ１のおもて面に形成されたアライメントマーカ３に対応する位置に開口部２３が設けられている。このため、カメラ２２は、ステージ２１の開口部２３から、支持基板１２および接着剤１１を通して透けて見える半導体ウエハ１のおもて面を観察し、アライメントマーカ３を認識する。
　ここで、カメラ２２として、例えば、主に可視光線が照射された物体を観察するＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）カメラが用いられる。カメラ２２は、例えば露光装置の設置された室内の光によって半導体ウエハ１を観察してもよいし、支持基板１２側から半導体ウエハ１に光を照射して、半導体ウエハ１を観察してもよい。
　ついで、半導体ウエハ１の裏面に形成された裏面レジスト１３に、フォトマスク２４を通して光（紫外光）を照射する（露光）。そして、例えば、裏面レジスト１３の露光部を溶剤で溶かす（現像）。これにより、裏面レジスト１３にフォトマスク２４のマスクパターンが転写される。ついで、裏面レジスト１３を焼き固めることで、パターニング工程が終了する（ステップＳ５、図４：第２のパターン形成工程）。
　フォトマスク２４には、半導体ウエハ１の裏面表面構造の回路パターンに対応した開口部２５が形成されている。パターニング工程では、フォトマスク２４の上方に設けられた光源の光を、さまざまなレンズを用いて、フォトマスク２４を通して例えば等倍投影法で半導体ウエハ１に露光する。これにより、裏面レジスト１３に、半導体ウエハ１の裏面表面構造の回路パターンが転写される。
　ついで、裏面レジスト１３をマスクとして、イオン注入および熱拡散によって、半導体ウエハ１の裏面の表面層に、例えばｐコレクタ領域とｎコレクタ領域が交互に形成された裏面表面構造（不図示）などを形成する（ステップＳ６）。ついで、裏面レジスト１３を除去する。
　上述した位置合わせ工程において、半導体ウエハ１のおもて面に形成されたアライメントマーカ３に合わせて、フォトマスク２４と半導体ウエハ１の位置を合わせている。このため、ステップＳ６の処理において、半導体ウエハ１の裏面には、半導体ウエハ１のおもて面の表面形状に対応したパターニングが行われる。つまり、半導体ウエハ１の裏面に、半導体ウエハ１のおもて面表面構造２の回路パターンに対応したパターニングが行われる。ステップＳ６では、エッチングによって、半導体ウエハ１の裏面からおもて面に達する凹部を形成してもよい。
　ついで、半導体ウエハ１の裏面に、例えばダイシングテープを貼付する。ついで、半導体ウエハ１の支持基板１２側からレーザを照射して接着剤１１を昇華し、半導体ウエハ１から支持基板１２を剥離する。接着剤１１に用いる材料によっては、溶剤を用いて接着剤１１を溶解してもよいし、加熱によって接着剤１１をやわらかくしてもよい。ついで、半導体ウエハ１をダイシングしてチップ状にし、ダイシングテープを剥離することで、おもて面および裏面にそれぞれ回路パターンが形成された半導体装置が完成する。
　支持基板１２は、耐薬品性および耐熱性を有する。このため、半導体ウエハ１から剥離した支持基板１２は、接着剤残渣や炭化残渣が残るので有機溶剤などで洗浄した後に再利用することができる。
　また、ＣＣＤカメラに代えて、例えば赤外線カメラを用いてもよい。この場合、支持基板１２として、シリコン（Ｓｉ）基板を半導体ウエハ１の補強材として用いることができる。また、再利用されることで透明度が低下した支持基板１２をさらに利用することができる。
　図５，６は、実施の形態にかかる半導体装置の要部を示す断面図である。上述した実施の形態にかかる半導体装置の製造方法を用いることによって、例えば、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ　ＩＧＢＴ）や、逆阻止型ＩＧＢＴ（ＲＢ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ　Ｂｌｏｃｋｉｎｇ　ＩＧＢＴ）を作製することができる。
　図５は、ＲＣ－ＩＧＢＴの一例の要部を示す断面図である。図５に示すように、ＲＣ－ＩＧＢＴ４０は、ｎ-ドリフト領域となる半導体ウエハ３１のおもて面の表面層に、おもて面表面構造２としてｐベース領域３２やｎ+エミッタ領域３３、ゲート電極３４、エミッタ電極３５などの縦型のＩＧＢＴのおもて面表面構造が形成される。半導体ウエハ３１の裏面の表面層には、ｐ+コレクタ領域（第１の半導体領域）３６とｎ+コレクタ領域（第２の半導体領域）３７が交互に形成される。
　詳細には、半導体ウエハ３１の裏面には、ＩＧＢＴの裏面表面構造であるｐ+コレクタ領域３６が選択的に形成され、半導体ウエハ３１上にＩＧＢＴ領域４１が形成される。また、ｐ+コレクタ領域３６に接するｎ+コレクタ領域３７が選択的に形成され、半導体ウエハ３１上に、ＩＧＢＴ領域４１と隣り合うダイオード領域４２が形成される。
　つまり、上述した実施の形態にかかる半導体装置の製造方法を用いて、半導体ウエハ３１の裏面の表面層に、ＩＧＢＴのおもて面表面構造に対応したパターンでｐ+コレクタ領域３６およびｎ+コレクタ領域３７が設けられたＲＣ－ＩＧＢＴ４０を作製することができる。
　図６は、ＲＢ－ＩＧＢＴの要部を示す断面図である。図６に示すように、ＲＢ－ＩＧＢＴ５０は、ｎ-ドリフト領域となる半導体ウエハ５１のおもて面側に、縦型のＩＧＢＴ５２のおもて面表面構造および耐圧を維持する領域（耐圧構造領域）５３のｐ+領域がそれぞれ形成される。半導体ウエハ５１の裏面には、ＩＧＢＴ５２のｐコレクタ領域が形成されている。また、耐圧構造領域５３に、裏面側から凹部５４が形成され、耐圧構造領域５３側の半導体ウエハ５１は、ＩＧＢＴ５２側の半導体ウエハ５１の厚さよりも薄くなっている。ＩＧＢＴ５２のおもて面表面構造と耐圧構造領域５３との間には簡略化して示したが、拡散で形成されたｐ型のガードリング領域と、ガードリング領域に接しガードリング領域より外側又は内側に延ばされたフィールドプレートが複数本リング状に設けられる。
　ＩＧＢＴ５２のｐコレクタ領域は、凹部５４の側壁に形成されたｐ領域によって、耐圧構造領域５３のｐ+領域と連結されている。凹部５４は、半導体ウエハ５１の裏面からおもて面まで貫通していてもよいし、耐圧構造領域５３のｐ+領域に達する深さで形成されていてもよい。つまり、上述した実施の形態にかかる半導体装置の製造方法を用いて、半導体ウエハ５１の裏面に、おもて面表面構造に対応したパターンで凹部５４が設けられたＲＢ－ＩＧＢＴ５０を作製することができる。
　また、上述した実施の形態にかかる半導体装置の製造方法を用いて、半導体ウエハのおもて面から裏面に貫通する貫通孔を、半導体ウエハのおもて面の回路パターンに対応させて形成してもよい。これにより、例えば、複数の半導体ウエハを積層して実装するＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）技術を用いた半導体装置を作製することができる。
　以上、説明したように、実施の形態によれば、半導体ウエハ１のおもて面に、接着剤１１によって支持基板１２を貼付する。接着剤１１および支持基板１２は、半導体ウエハ１のおもて面が透けて見える透明度を有する。なお、透けて見える透明度とは、ステージ２１の下方から、半導体ウエハ１のおもて面に形成されたアライメントマーク３をＣＣＤカメラで認識できる透明度である。このため、ステージ２１の下方から、半導体ウエハ１のおもて面に形成されたアライメントマーク３を正確に認識することができる。これにより、半導体ウエハ１の位置合わせ（アライメント）の精度を向上することができる。したがって、半導体ウエハ１の裏面に、半導体ウエハ１のおもて面表面構造２の回路パターンに対応したパターニングを正確におこなうことができる。つまり、パターニングの精度を向上することができる。
　また、通常の露光装置を用いる場合に、薄板化された半導体ウエハ１をＷＳＳ技術によって補強することができる。これにより、半導体ウエハ１の割れや欠け、反りなどを防止することができる。したがって、半導体ウエハ１の大口径化やさらなる薄板化を図ることができる。また、薄板化された半導体ウエハ１をＷＳＳ技術によって補強することができるため、半導体ウエハ１の外周端部にリブ部を形成するＴＡＩＫＯ技術を用いる必要がなくなる。これにより、半導体ウエハ１にリブ部が形成されることによって生じていた問題を解消することができる。
　また、支持基板１２として、上述したように石英などのガラス基板を用いることで、半導体ウエハ１の裏面に形成される例えば金属電極などによって、工程中に半導体ウエハ１に反りなどが生じることを防止し、半導体ウエハ１の平坦性を維持することができる。
　また、通常の露光装置を用いることができるため、赤外線カメラをステージの上方に備えた特殊な露光装置（従来例２：図１４参照）を用いる必要がなくなる。これにより、従来に比べてコストを低減することができる。
　また、載置工程の前に、半導体ウエハ１は支持基板１２によって補強される。このため、ステージ２１の開口部２３の幅を従来に比べて広くした場合でも、ステージ２１の開口部２３によって半導体ウエハ１の平坦性が損なわれることはない。これにより、ステージ２１の開口部２３の幅を従来に比べて広くすることができ、カメラ２２が開口部２３から観察することができる範囲が広がる。このため、カメラ２２によって観察することができる半導体ウエハ１表面の範囲が広がり、回路パターン設計の自由度が広がる。また、ステージ２１の開口部２３内の空気を吸引し、半導体ウエハ１を吸着して固定する場合、半導体ウエハ１を安定的に固定することができる。
　以上において本発明では、半導体ウエハの裏面に、おもて面表面構造の回路パターンに対応した回路パターンを形成する方法を例に説明しているが、上述した実施の形態に限らず、半導体ウエハをステージ上に載置した後、半導体ウエハの位置合わせが行われるさまざまな工程に適用することが可能である。
　以上のように、本発明にかかる半導体装置の製造方法は、集積回路やＭＥＭＳを薄板化するために他の部材で補強するＷＳＳ技術を用いたパワー半導体装置の製造に有用である。
　１　半導体ウエハ
　２　おもて面表面構造
　３　アライメントマーカ
　１１　透明度の高い接着剤
　１２　透明度の高い支持基板
　１３　レジスト
　２１　露光装置のステージ
　２２　露光装置のカメラ
　２３　露光装置のステージの開口部
　２４　フォトマスク
　２５　フォトマスクの開口部

Claims (17)

  1. 　半導体ウエハの裏面に、該半導体ウエハのおもて面の表面形状に対応したパターニングを行う半導体装置の製造方法であって、
    　前記半導体ウエハのおもて面に、該半導体ウエハのおもて面が透けて見える透明度を有する接着剤によって、該半導体ウエハのおもて面が透けて見える透明度を有する支持基板を貼付する貼付工程を含むことを特徴とする半導体装置の製造方法。
  2. 　前記貼付工程の後、ステージ上に、前記支持基板側を下にして前記半導体ウエハを載置する載置工程と、
    　前記ステージの下方から前記半導体ウエハのおもて面に形成された該半導体ウエハの位置合わせのための目印を検出し、該半導体ウエハの位置を合わせる位置合わせ工程と、
    　をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記位置合わせ工程では、前記支持基板および前記接着剤を通して前記半導体ウエハのおもて面に形成された該半導体ウエハの位置合わせのための目印を検出することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 　前記位置合わせ工程では、前記カメラによって、前記半導体ウエハのおもて面に形成された該半導体ウエハの位置合わせのための目印を検出することを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 　前記位置合わせ工程では、前記カメラによって、前記ステージの下方から、該ステージに備えられた開口部から見える前記半導体ウエハのおもて面を撮像し、該カメラによって撮像された画像に基づいて該半導体ウエハの位置合わせのための目印を検出することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　前記位置合わせ工程の後、前記半導体ウエハの裏面に、該半導体ウエハのおもて面の表面形状に対応したパターニングを行うことを特徴とする請求項２に記載の半導体装置の製造方法。
  7. 　前記貼付工程の前に、前記半導体ウエハのおもて面に回路パターンを形成する第１のパターン形成工程と、
    　前記位置合わせ工程の後、前記半導体ウエハの裏面に、前記半導体ウエハのおもて面の回路パターンに対応したパターニングを行う第２のパターン形成工程と、
    　をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  8. 　前記貼付工程の後、前記第２のパターン形成工程の前に、前記半導体ウエハの裏面を研削し、該半導体ウエハを薄板化する薄板化工程をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 　第１のパターン形成工程では、第１導電型の前記半導体ウエハのおもて面側に、絶縁ゲート型バイポーラトランジスタのおもて面表面構造の回路パターンを形成し、
    　第２のパターン形成工程では、前記半導体ウエハの裏面の表面層に、互いに接する第２導電型の第１の半導体領域および第１導電型の第２の半導体領域を選択的に形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 　第１のパターン形成工程では、前記半導体ウエハのおもて面に、絶縁ゲート型バイポーラトランジスタのおもて面表面構造の回路パターンを形成し、
    　第２のパターン形成工程では、前記半導体ウエハの外周端部に、該半導体ウエハの裏面から凹部を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  11. 　前記接着剤は、前記半導体ウエハのおもて面に形成された該半導体ウエハの位置合わせのための目印が透けて見える透明度を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  12. 　前記接着剤は、透明であることを特徴とする請求項１に記載の半導体装置の製造方法。
  13. 　前記接着剤の厚さは、１５μｍ以上４０μｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
  14. 　前記支持基板は、前記半導体ウエハのおもて面に形成された該半導体ウエハの位置合わせのための目印が透けて見える透明度を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  15. 　前記支持基板は、透明であることを特徴とする請求項１に記載の半導体装置の製造方法。
  16. 　前記支持基板の厚さは、５ｍｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
  17. 　前記支持基板の厚さは、１ｍｍ以下であることを特徴とする請求項１～１６のいずれか一つに記載の半導体装置の製造方法。
PCT/JP2010/067169 2010-09-30 2010-09-30 半導体装置の製造方法 WO2012042653A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201080069128.3A CN103119698B (zh) 2010-09-30 2010-09-30 半导体装置的制造方法
PCT/JP2010/067169 WO2012042653A1 (ja) 2010-09-30 2010-09-30 半導体装置の製造方法
JP2012536098A JP5664656B2 (ja) 2010-09-30 2010-09-30 半導体装置の製造方法
EP10857866.7A EP2624286B1 (en) 2010-09-30 2010-09-30 Method of manufacturing a semiconductor device
US13/798,589 US8962405B2 (en) 2010-09-30 2013-03-13 Method of manufacturing semiconductor device by mounting and positioning a semiconductor die using detection marks

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2010/067169 WO2012042653A1 (ja) 2010-09-30 2010-09-30 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/798,589 Continuation US8962405B2 (en) 2010-09-30 2013-03-13 Method of manufacturing semiconductor device by mounting and positioning a semiconductor die using detection marks

Publications (1)

Publication Number Publication Date
WO2012042653A1 true WO2012042653A1 (ja) 2012-04-05

Family

ID=45892157

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/067169 WO2012042653A1 (ja) 2010-09-30 2010-09-30 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US8962405B2 (ja)
EP (1) EP2624286B1 (ja)
JP (1) JP5664656B2 (ja)
CN (1) CN103119698B (ja)
WO (1) WO2012042653A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140092208A (ko) * 2013-01-15 2014-07-23 가부시키가이샤 아도테크 엔지니어링 인듐 주석 산화물 패턴 노광장치
JP2015233034A (ja) * 2014-06-09 2015-12-24 三菱電機株式会社 半導体装置の製造方法
KR20160031489A (ko) * 2013-07-15 2016-03-22 소이텍 디바이스를 위치시키는 방법
JP2017092256A (ja) * 2015-11-10 2017-05-25 富士電機株式会社 半導体デバイスの製造方法
JP2020038939A (ja) * 2018-09-05 2020-03-12 トレックス・セミコンダクター株式会社 縦型化合物半導体デバイスの製造方法
JP2022122969A (ja) * 2017-12-28 2022-08-23 富士電機株式会社 半導体装置の製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103969943A (zh) * 2013-01-25 2014-08-06 北京京东方光电科技有限公司 一种对基板进行标记的方法
CN103199104B (zh) 2013-03-05 2016-04-27 矽力杰半导体技术(杭州)有限公司 一种晶圆结构以及应用其的功率器件
CN103151371A (zh) 2013-03-05 2013-06-12 矽力杰半导体技术(杭州)有限公司 一种晶圆结构以及应用其的功率器件
US9665901B2 (en) 2013-08-20 2017-05-30 Ricoh Company, Ltd. Mobile information gateway for private customer interaction
US9286726B2 (en) * 2013-08-20 2016-03-15 Ricoh Company, Ltd. Mobile information gateway for service provider cooperation
US10089684B2 (en) 2013-08-20 2018-10-02 Ricoh Company, Ltd. Mobile information gateway for customer identification and assignment
US10095833B2 (en) 2013-09-22 2018-10-09 Ricoh Co., Ltd. Mobile information gateway for use by medical personnel
US9763071B2 (en) 2013-09-22 2017-09-12 Ricoh Company, Ltd. Mobile information gateway for use in emergency situations or with special equipment
JP2016018139A (ja) * 2014-07-10 2016-02-01 株式会社ディスコ 露光マスクの製造方法
CN105428220B (zh) * 2015-12-22 2017-12-05 上海华虹宏力半导体制造有限公司 太鼓减薄工艺的环切工艺方法
DE102016110378B4 (de) 2016-06-06 2023-10-26 Infineon Technologies Ag Entfernen eines Verstärkungsrings von einem Wafer
JP6849468B2 (ja) * 2017-02-13 2021-03-24 ファスフォードテクノロジ株式会社 半導体製造装置および半導体装置の製造方法
CN108511318B (zh) * 2017-02-28 2020-12-25 上海微电子装备（集团）股份有限公司 基于透明基板的背面加工工艺和器件加工工艺
KR101917720B1 (ko) 2017-07-31 2019-02-08 한미반도체 주식회사 웨이퍼 마킹 장치 및 웨이퍼 마킹방법
JP2019054150A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置の製造方法および半導体ウェハ
CN109524316B (zh) * 2018-10-25 2021-09-21 通富微电子股份有限公司 一种半导体芯片封装方法和半导体芯片封装用载盘
CN111668109A (zh) * 2019-03-08 2020-09-15 矽磐微电子(重庆)有限公司 一种半导体芯片的封装方法及其封装过程中的两种结构
CN111952364B (zh) * 2019-05-14 2024-01-26 芯恩（青岛）集成电路有限公司 一种逆导型绝缘栅双极型晶体管及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283426A (ja) * 1996-04-10 1997-10-31 Nikon Corp 位置計測装置
WO2003049164A1 (fr) 2001-11-30 2003-06-12 Disco Corporation Procede de production de microplaquette semi-conductrice
JP2004165403A (ja) * 2002-11-13 2004-06-10 Ricoh Co Ltd アライメント接着方法およびアライメント接着装置
JP2005056917A (ja) * 2003-08-05 2005-03-03 Sharp Corp 半導体装置の製造方法
JP2006019556A (ja) * 2004-07-02 2006-01-19 Toyota Motor Corp 半導体装置とその製造方法
JP2009188148A (ja) * 2008-02-06 2009-08-20 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7000A (en) * 1850-01-08 Smut-machine
US5141889A (en) * 1990-11-30 1992-08-25 Motorola, Inc. Method of making enhanced insulated gate bipolar transistor
KR970072024A (ko) 1996-04-09 1997-11-07 오노 시게오 투영노광장치
JP3601513B2 (ja) * 2000-12-27 2004-12-15 凸版印刷株式会社 凹版、それを用いたプラズマディスプレイ背面板の製造方法、およびプラズマディスプレイパネル
US7253040B2 (en) * 2003-08-05 2007-08-07 Sharp Kabushiki Kaisha Fabrication method of semiconductor device
JP2005129653A (ja) 2003-10-22 2005-05-19 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
KR100555559B1 (ko) * 2004-03-03 2006-03-03 삼성전자주식회사 백 그라인딩 공정용 표면 보호 테이프를 이용하여 다이싱공정을 수행하는 반도체 장치의 제조 방법
JP2005268238A (ja) * 2004-03-16 2005-09-29 Sony Corp 裏面照射型固体撮像装置及びその製造方法
US7393770B2 (en) * 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
US20070000595A1 (en) * 2005-06-29 2007-01-04 Intel Corporation Adhesive substrate and method for using
US20070004171A1 (en) * 2005-06-30 2007-01-04 Arana Leonel R Method of supporting microelectronic wafer during backside processing using carrier having radiation absorbing film thereon
JP4791774B2 (ja) * 2005-07-25 2011-10-12 株式会社ディスコ ウェーハの加工方法及び研削装置
JP4535002B2 (ja) * 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
CN101401195B (zh) * 2006-03-28 2010-11-03 夏普株式会社 半导体元件的转印方法和半导体装置的制造方法以及半导体装置
JP4413935B2 (ja) * 2007-02-13 2010-02-10 株式会社 日立ディスプレイズ 液晶表示装置
DE102008003953A1 (de) * 2007-02-28 2008-09-04 Fuji Electric Device Technology Co. Ltd. Verfahren zur Herstellung eines Halbleiterelements
JP5076233B2 (ja) * 2007-05-16 2012-11-21 株式会社ブイ・テクノロジー 露光用マスクの初期位置及び姿勢調整方法
JP2010092021A (ja) * 2008-09-11 2010-04-22 Nsk Ltd 露光装置及び露光方法
US7936014B2 (en) * 2009-05-18 2011-05-03 Force Mos Technology Co., Ltd. Power semiconductor devices integrated with clamp diodes having separated gate metal pads to avoid breakdown voltage degradation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283426A (ja) * 1996-04-10 1997-10-31 Nikon Corp 位置計測装置
WO2003049164A1 (fr) 2001-11-30 2003-06-12 Disco Corporation Procede de production de microplaquette semi-conductrice
JP2004165403A (ja) * 2002-11-13 2004-06-10 Ricoh Co Ltd アライメント接着方法およびアライメント接着装置
JP2005056917A (ja) * 2003-08-05 2005-03-03 Sharp Corp 半導体装置の製造方法
JP2006019556A (ja) * 2004-07-02 2006-01-19 Toyota Motor Corp 半導体装置とその製造方法
JP2009188148A (ja) * 2008-02-06 2009-08-20 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2624286A4

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140092208A (ko) * 2013-01-15 2014-07-23 가부시키가이샤 아도테크 엔지니어링 인듐 주석 산화물 패턴 노광장치
KR102113350B1 (ko) * 2013-01-15 2020-05-20 가부시키가이샤 아도테크 엔지니어링 인듐 주석 산화물 패턴 노광장치
KR20160031489A (ko) * 2013-07-15 2016-03-22 소이텍 디바이스를 위치시키는 방법
KR102218891B1 (ko) * 2013-07-15 2021-02-24 소이텍 디바이스를 위치시키는 방법
US11088016B2 (en) 2013-07-15 2021-08-10 Soitec Method for locating devices
JP2015233034A (ja) * 2014-06-09 2015-12-24 三菱電機株式会社 半導体装置の製造方法
JP2017092256A (ja) * 2015-11-10 2017-05-25 富士電機株式会社 半導体デバイスの製造方法
JP2022122969A (ja) * 2017-12-28 2022-08-23 富士電機株式会社 半導体装置の製造方法
JP7298752B2 (ja) 2017-12-28 2023-06-27 富士電機株式会社 半導体装置の製造方法
JP2020038939A (ja) * 2018-09-05 2020-03-12 トレックス・セミコンダクター株式会社 縦型化合物半導体デバイスの製造方法

Also Published As

Publication number Publication date
JPWO2012042653A1 (ja) 2014-02-03
EP2624286A1 (en) 2013-08-07
JP5664656B2 (ja) 2015-02-04
CN103119698B (zh) 2016-05-18
US8962405B2 (en) 2015-02-24
EP2624286B1 (en) 2020-11-11
CN103119698A (zh) 2013-05-22
EP2624286A4 (en) 2014-04-02
US20130196457A1 (en) 2013-08-01

Similar Documents

Publication Publication Date Title
JP5664656B2 (ja) 半導体装置の製造方法
JP5881209B2 (ja) フレキシブルデバイスを製造する方法
KR102156173B1 (ko) 양면 uv-경화가능 접착 필름을 이용한 레이저 및 플라즈마 에칭 웨이퍼 다이싱
US9059225B2 (en) Semiconductor device and the method of manufacturing the same
EP2325886B1 (en) Method for manufacturing solid-state imaging device
KR102050541B1 (ko) 초박막 웨이퍼의 임시 본딩을 위한 방법 및 장치
US20100003779A1 (en) Method of producing solid-state imaging device
US20120045611A1 (en) Composite Carrier Structure
CN106463392A (zh) 用于等离子体划切期间的划切带热管理的冷却轴架
CN106716602A (zh) 在等离子体切割期间通过晶片框架支撑环冷却的切割胶带热管理
JP5985880B2 (ja) ウエーハの分割方法
JP2008004867A (ja) 半導体装置の製造方法
JP6524564B2 (ja) 素子チップの製造方法および基板加熱装置
JP2012243854A (ja) 半導体装置の製造方法
JP2007258750A (ja) 固体撮像装置及び固体撮像装置の製造方法
CN106505028B (zh) 掩模图案的形成方法、基板的加工方法及元件芯片的制法
JP2005129653A (ja) 半導体装置の製造方法
JP2006049700A (ja) 固体撮像装置の製造方法
JP5034488B2 (ja) 半導体装置の製造方法
TW202107613A (zh) 加工基材之方法
TW201935549A (zh) 晶圓之加工方法
JP2013243290A (ja) 保護部材および保護テープ貼着方法
US20220367273A1 (en) Element chip manufacturing method and substrate processing method
JP2018049905A (ja) ウェーハの加工方法
JP2010153607A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080069128.3

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10857866

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2012536098

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2010857866

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE