CN111952364B - 一种逆导型绝缘栅双极型晶体管及其制备方法 - Google Patents
一种逆导型绝缘栅双极型晶体管及其制备方法 Download PDFInfo
- Publication number
- CN111952364B CN111952364B CN201910396905.8A CN201910396905A CN111952364B CN 111952364 B CN111952364 B CN 111952364B CN 201910396905 A CN201910396905 A CN 201910396905A CN 111952364 B CN111952364 B CN 111952364B
- Authority
- CN
- China
- Prior art keywords
- epitaxial layer
- region
- forming
- back surface
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims description 24
- 210000004027 cell Anatomy 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 210000003850 cellular structure Anatomy 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 239000005304 optical glass Substances 0.000 abstract description 4
- 235000012431 wafers Nutrition 0.000 description 35
- 238000010586 diagram Methods 0.000 description 9
- 239000011521 glass Substances 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- -1 silicon dioxide Chemical compound 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
本发明提供一种逆导型绝缘栅双极型晶体管及其制备方法。该方法包括提供一临时衬底；在临时衬底上形成预定厚度的第一外延层，第一外延层与临时衬底接触的面作为外延层的背面；在预定厚度的第一外延层上形成对准标志；在第一外延层上形成第二外延层，第二外延层覆盖第一外延层和对准标志；利用对准标志，在外延层的背面进行图形对准，在外延层的背面形成集电区。上述方法省去了在晶圆正面设置光学玻璃板的过程，由此减少了整体制造成本。入射光自外延层的背面入射，进行背面工艺中掩膜板的对准，对准精确度高。并且无需对曝光工具等设备进行任何改进，省去了设备改进的成本。
Description
技术领域
本发明涉及半导体器件技术领域，具体涉及一种逆导型绝缘栅双极型晶体管及其制备方法。
背景技术
绝缘栅双极型晶体管(IGBT,Insulated Gate Bipolar Transistor)因为具有MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)的栅极电压控制晶体管，同时又利用了BJT(Bipolar Junction Transistor)的双载流子达到大电流(低导通压降)的目的，而具有驱动功率小、饱和压降地的特点，因此也广受人们的青睐。
随着IGBT技术的不断发展，研究出一种新型的IGBT——逆导型/反向传导绝缘栅晶体管(RC-IGBT,Reverse-Conducting Insulated Gate Bipolar Transistor)。RC-IGBT基于薄片工艺绝缘栅双极型晶体管与续流二极管的集成，能够取代传统的IGBT与二极管对。具有正向和逆向导通特性。同常规IGBT模块相比，RC-IGBT降低了封装成本、提高了芯片的集成度。
然而，在制备上述RC-IGBT的过程中，需要优化背面阳极的P区、N区的掺杂浓度及尺寸以尽量减小RC-IGBT的电压折回问题。并且需要优化RC-IGBT背面阳极的P区、N区的分布以及P区、N区与正面图形的对准以减小IGBT和二极管工作时体内载流子分布不均匀的现象。上述背面阳极的P区、N区的分布以及P区、N区与正面图形的对准需要对晶圆的背面进行特殊的图形化处理以便于晶圆正面的标志对齐。但是晶圆背面工艺仍面临诸多困难与挑战。为了实现背面图形与正面图形的对准，目前通常采用的方式包括：首先完成晶圆正面工艺，在晶圆正面形成元胞结构，在此过程中，晶圆正面上形成对准标志，形成元胞结构的过程需要与该对准标记进行多次对准，并且在每一层元胞结构中形成用于下次对准的标记；然后在晶圆正面的元胞结构的最外侧粘结玻璃板，对曝光工具进行特殊的改进，然后入射至晶圆正面方向的光透过该玻璃板与晶圆正面的的元胞结构，通过元胞结构最外层的标记实现晶圆背面掩膜板的对准和定位，然后再进行背面工艺。进行背面工艺之前，首先要进行背面减薄，减薄后IGBT晶圆的厚度一般大于50μm，这一厚度对于需要从晶圆背面传出的光来说显然过厚；其次，对于需要在背面阳极形成P区、N区的RC-IGBT的制备来说，需要进行多次背面掩膜板对准，利用上述工序显然过于复杂，并且精确度难以保证。另外，上述对准工艺所需的玻璃板以及曝光工具的改进均会增加器件制备的成本。
发明内容
针对现有技术中在RC-IGBT的晶圆背阳极形成P区、N区所存在的上述不足及缺陷，本发明提供一种逆导型绝缘栅双极型晶体管及其制备方法，在外延层中形成光刻对准标志，利用该对准标志完成背面图形化过程，该方法能够提高对准的精确度并且能够显著降低器件的制造成本。
根据本发明的第一方面，本发明提供了一种逆导型绝缘栅双极型晶体管制备方法，包括：
提供一临时衬底；
在所述临时衬底上形成预定厚度的第一外延层，所述第一外延层与所述临时衬底接触的面作为所述第一外延层的背面；
在预定厚度的所述第一外延层上形成对准标志；
在所述第一外延层上方形成第二外延层，所述第二外延层覆盖所述第一外延层和所述对准标志；
利用所述对准标志，在所述第一外延层的所述背面进行图形对准，在所述第一外延层的背面形成集电区。
可选地，在所述临时衬底上形成预定厚度的所述第一外延层包括在所述临时衬底上沉积掺杂外延层。
可选地，在预定厚度的所述第一外延层上形成对准标志包括以下步骤：
在预定厚度的所述第一外延层上沉积电介质层；
在所述电介质层上方形成图形化的光刻胶层；
以所述图形化的光刻胶层为掩膜刻蚀所述电介质层，形成所述对准标志。
可选地，利用所述对准标志，在所述第一外延层的所述背面进行图形对准，在所述第一外延层的背面形成集电区之前还包括以下步骤：
将所述临时衬底及形在所述临时衬底上的所述第一外延层进行翻转，使所述第二外延层朝下；
去除所述临时衬底，暴露出所述第一外延层的所述背面；
在所述第一外延层的所述背面进行图形对准，形成所述集电区。
可选地，在所述第一外延层的所述背面进行图形对准，形成所述集电区包括以下步骤：
在所述第一外延层的所述背面形成第一掩模层，利用所述对准标志对准所示第一掩模层；
利用所述第一掩模层在所述背面形成所述集电区的第一导电类型掺杂区；
在形成了所述第一导电类型掺杂区的所述背面形成第二掩模层，再次利用所述对准标志对准所述第二掩模层；
利用所述第二掩模层，在所述背面形成所述集电区的第二导线类型掺杂区，所述第一导电类型掺杂区与所述第二导电类型掺杂区交替分布。
可选地，在所述预定厚度的所述第一外延层的背面进行离子注入形成所述集电区的所述第一导电类型掺杂区和所述第二导电类型掺杂区。
可选地，形成所述第二外延层之后还包括在所述第二外延层的上表面形成元胞结构，所述第二外延层作为漂移区。
可选地，在所述第二外延层的上表面形成所述元胞结构包括如下步骤：
在所述第二外延层的上表面内形成基区；
在所述基区内形成源区；
在所述源区之间的所述第二外延层的上形成栅极结构，然后在所述栅极结构及所述栅极结构之外的所述第二外延层上形成发射极。
可选地，还包括在所述集电区上形成背面集电极。
可选地，所述临时衬底包括重掺杂半导体衬底。
可选地，所述电介质层包括硅氧化物。
根据本发明的第二方面，本发明提供了一种逆导型绝缘栅双极型晶体管，包括：
集电区，所述集电区包括交替排列的第一导电类型掺杂区和第二导电类型掺杂区；位于所述集电区的背面的集电极；
位于所述集电区上方的漂移区；
形成在所述漂移区的上表面内的基区；
形成在所述基区内的源区；
位于所述漂移区上方的元胞结构；
其中，所述集电区上方所述漂移区内具有对准标志，所述对准标志自所述集电区延伸形成在所述漂移区内，用于在形成所述集电区时的图形对准。
可选地，所述元胞结构包括：
形成在所述源区之间的所述漂移区上方的栅极结构，以及
形成在所述栅极结构及所述源区和基区上方的发射极。
可选地，所述对准标志包括形成在所述集电区上方所述漂移区内的图形化的电介质层。
可选地，所述电介质层包括硅氧化物。
如上所述，本发明的逆导型绝缘栅双极型晶体管及其制备方法具有如下技术效果：
本发明的方法，首先在临时衬底上形成预定厚度的第一外延层，然后在该第一外延层上方形成对准标志，之后在第一外延层上方形成第二外延层，所述第二外延层形成漂移区；利用所述对准标志，在所述第一外延层的所述背面进行图形对准，在所述第一外延层的背面形成集电区。本发明通过上述对准标志的对准过程省去了现有技术中在晶圆正面设置光学玻璃板的过程，由此减少了逆导型绝缘栅双极型晶体管的整体制造成本。
另外，本发明的方法在形成第二外延层及元胞结构之后，翻转所形成的结构，并去除临时衬底，利用形成在第一外延层中的对准标志，入射光自第一外延层的背面入射，进行背面工艺的图形对准，并完成背面集电区的第一导电类型掺杂区和第二导电类型掺杂区的形成。无需对曝光工具等设备进行任何改进，省去了设备改进的成本。
本发明的方法通过上述对准标志直接在外延层的背面进行背面工艺中图形的对准，对准精确度高。
附图说明
通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：
图1显示为现有技术中的逆导型绝缘栅双极型晶体管制备过程中形成晶圆正面元胞结构的示意图。
图2显示为现有技术中的逆导型绝缘栅双极型晶体管制备过程中背面工艺的对准示意图。
图3显示为本发明实施例一提供的逆导型绝缘栅双极型晶体管制备方法的流程图。
图4显示为图3所示方法中在临时衬底上形成预定厚度的外延层的结构示意图。
图5显示为图3所示方法中在图3所示的外延层上形成对准标志的结构示意图。
图6显示为形成图5所示的对准标志时在图3所示的外延层上形成电介质层的结构示意图。
图7显示为在图6所示的硅氧化物层上形成图形化的光刻胶层的结构示意图。
图8显示为图3所示方法中形成图4所述的对准标志之后继续形成完整的外延层的结构示意图。
图9显示为将图8所示的结构进行翻转后的结构示意图。
图10显示为去除图9所示的临时衬底后的结构示意图。
图11显示为在图10所示的外延层的背面形成第一光刻胶层并进行第一掩膜板对准的结构示意图。
图12显示为在预定外延层的内面形成背面集电区的N+区结构示意图。
图13显示为在图12所示的外延层的背面形成第二光刻胶层并进行第二掩膜板对准的结构示意图。
图14显示为在预定外延层的内面形成背面集电区的P+区结构示意图。
图15显示为形成的逆导型绝缘栅双极型晶体管的结构示意图。
附图标记
100 晶圆
100-1 晶圆正面
100-2 晶圆背面
101 晶圆正面工艺形成的第一结构
102 晶圆正面工艺的后段制程形成的第二结构
M0 形成在晶圆中的对准标志
M1 晶圆正面工艺形成的结构中的第一对准标志
M2 晶圆正面工艺的后段制程形成的结构中的第二对准标志
103 玻璃
104 图形化的光刻胶层
L 对准掩膜版的入射光
300 临时衬底
301 预定厚度的第一外延层
3011 集电区的第一导电类型掺杂区
3012 集电区的第二导电类型掺杂区
302 形成在上述预定厚度的第一外延层上的对准标志
302-1 形成对准标志的电介质层
302-2 图形化的光刻胶层
303 第二外延层
3031 基区
3032 有源区
304 外延层背面的图形化的第一光刻胶层
305 第一掩膜板
305-1 第一掩膜板上的第一对准标记
304′ 外延层背面的图形化的第二光刻胶层
305′ 第二掩膜板
305′-1 第二掩膜板上的第二对准标记
306 栅极结构
3061 栅介质层
3062 栅电极
307 发射极
308 集电极
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1是现有技术中，制备逆导型绝缘栅双极型晶体管时进行晶圆正面工艺的示意图。在形成该正面结构时，首先，晶圆100靠近晶圆正面100-1的位置形成有对准标志M0，依据该对准标志在晶圆正面100-1形成第一结构101，并且在该第一结构中形成第一对其标志M1；然后依据该第一对其标志M1，在晶圆正面通过入射光L进行掩膜版对准，在正面工艺的后段制程形成第二结构102。并且在该第二结构中形成用于后续的背面工艺对准的第二对准标志M2。
之后，如图2所示，在第二结构上粘附玻璃103，将正面101-1形成了第一结构101和第二结构102的晶圆翻转，使晶圆背面100-2朝上，然后利用形成在第二结构102中的对准标志M2，利用玻璃103入射的光L进行背面掩膜版的对准，对背面100-2上的光刻胶层进行曝光显影，形成图形化的光刻胶层104，利用该图形化的光刻胶层104形成背面结构。
如上所述，晶圆背面工艺时需在正面工艺中形成的第二结构上粘附一层玻璃，这相应地会增加器件的制造成本；另外，如上所述，现有技术中背面工艺的对准中，入射光一般自晶圆正面入射，这样入射光就需要穿透层层结构，因此会降低对准的精确度。
实施例一
针对以上不足，本实施例提供一种逆导型绝缘栅双极型晶体管制备方法，如图3所示，该方法包括以下步骤：
提供一临时衬底；
在所述临时衬底上形成预定厚度的第一外延层，所述第一外延层与所述临时衬底接触的面作为所述第一外延层的背面；
在预定厚度的所述第一外延层上形成对准标志；
在所述第一外延层上方形成第二外延层，所述第二外延层覆盖所述第一外延层和所述对准标志利用所述对准标志，在所述第一外延层的所述背面进行图形对准，在所述第一外延层的背面形成集电区。
现参照附图4-13详细描述所述方法。
如图4所示，首先提供一临时衬底300，在该临时衬底上形成预定厚度的第一外延层301。该预定厚度的第一外延层301与临时衬底300接触的一面作为所述预定厚度的第一外延层301的背面301-1(参照附图10)。该预定厚度的第一外延层301的厚度可以根据后续形成的集电区的厚度来确定。例如，该预定厚度的第一外延层301的厚度等于集电区的厚度。可以根据所要形成的IGBT的类型选择所述临时衬底的类型，例如，要形成n沟道IGBT则选择N型掺杂的临时衬底，要形成p沟道IGBT则选择P型掺杂的临时衬底。
为了便于描述，以下以形成n沟道IGBT为例进行描述。所述临时衬底300为N+掺杂的临时衬底，在该N+掺杂的临时衬底300上形成N-掺杂的第一外延层301。然后，如图5所示，在预定厚度的第一外延层301上形成对准标志302。在本实施例的优选实施例中，可以通过以下步骤形成该对准标志302：
如图6所示，首先在预定厚度的第一外延层301上沉积一电介质层302-1，该电介质层302-1可以是硅氧化物，例如可以是二氧化硅。然后如图7所示，在所述电介质层302-1上形成图形化的光刻胶层302-2，例如可以通过常用的曝光显影工艺形成该图形化的光刻胶层302-2。然后，以该图形化的光刻胶层302-2为掩膜蚀刻介电质层303-1至暴露预定厚度的外延层301，去除图形化的光刻胶层303-2，最终形成所述对准标志302-2。
形成对准标志302-2之后，在第一外延层301上方形成第二外延层303，如图8所示该第二外延层303形成漂移区，该漂移区具有上面303-1。
之后如图9所示，将形成的图8所示的结构进行翻转，使所述第二外延层303朝下，临时衬底300朝上。并且如图10所示，去除所述临时衬底300，暴露预定厚度的第一外延层301的背面，并使得预定厚度的第一外延层301的背面301-1朝上。
然后利用所述对准标志，在所述外延层的所述背面进行图形对准，在所述外延层的背面形成集电区。
例如，在本实施例的优选实施例中，首先如图11所示，在预定厚度的外延层301的背面形成第一光刻胶层304，提供第一掩膜版305，入射光L自第一掩膜版上方入射，完成第一掩膜版305上的第一对准标志305-1与预定厚度的第一外延层301上的对准标志302的对准，然后经曝光、显影等工艺形成图形化的第一光刻胶层304。然后，利用该图形化的光刻胶层304，在预定厚度的第一外延层301的背面沉积第一导电类型的掺杂离子，如图12所示，在预定厚度的第一外延层301的背面形成集电区的第一导电类型的掺杂区3011。
然后，如图13所示，在形成了所述第一导电类型的掺杂区3012的预定厚度的第一外延层301的背面形成第二光刻胶层304′，提供第二掩膜版305′，入射光L自第二掩膜版上方入射，完成第二掩膜版305′上的第二对准标志305′-1与预定厚度的第一外延层301上的对准标志302的对准，然后经曝光、显影等工艺形成图形化的第二光刻胶层304′。然后，利用该图形化的第二光刻胶层304′，在预定厚度的外延层301的背面沉积第二导电类型的掺杂离子，如图14所示，在预定厚度的第一外延层301的背面中形成集电区的第二导电类型掺杂区3012。由此在预定厚度的外延层301的背面形成第一导电类型掺杂区和第二导电类型掺杂区交替排列的集电区。
所述第一导电类型掺杂区是P型掺杂区时，所述第二导电类型掺杂区是N型掺杂区，当然如果所述第一导电类型掺杂区是N型掺杂区，则所述第二导电类型掺杂区是P型掺杂区。
然后，如图15所示，在形成了包括所述第一导电类型掺杂区和第二导电类型掺杂区的集电区之后，在所述集电区的表面沉积导电材料，例如金属材料，形成集电极308。
在本实施例的优选实施例中，在如图9所示，在形成所述第二外延层之后，将所述结构进行翻转之前，还包括在第二外延层303的上表面形成元胞结构的步骤。
如图15所示，可以通过离子注入，在第二外延层303的上表面内形成基区3031，然后在基区3031中形成有源区3032。例如在形成n沟道IGBT的示例中，在第二外延层303的上表面内注入P型离子，形成P-型基区3031，然后在所述P-型基区3031内注入N型离子，形成N+有源区3032。
然后在相邻的有源区3032及第二外延层303的上方形成栅极结构306。例如，首先沉积形成栅极介质层3061，然后在栅极介质层3061上形成栅电极3062。形成所述栅极结构之后，在所述栅极结构3062的上方及栅极结构3062之外的表面上形成发射极307，该发射极307同样可以由金属材料形成。
在本实施例的优选实施例中，在所述栅电极3062的上方及侧壁上均形成栅介质层3061。然后在上述元胞结构的形成过程中，同样利用预定厚度的第一外延层301上的对准标志302进行掩膜板的对准，依次形成上述结构。
在本实施例的上述方法中，省去了现有技术中在晶圆正面设置光学玻璃板的过程，由此减少了逆导型绝缘栅双极型晶体管的整体制造成本。另外，本发明的方法在形成第一和第二外延层之后，翻转所述第一和第二外延层及临时衬底，并去除临时衬底，利用形成在第一外延层上的对准标志，入射光自第一外延层的背面入射，进行背面工艺中掩膜板的对准，并完成背面集电区的第一导电类型掺杂区和第二导电类型掺杂区的形成。在该对准过程中，传统的正面对准工艺即可完成，无需对曝光工具等设备进行任何改进，省去了设备改进的成本。
实施例二
本实施例提供一种逆导型绝缘栅双极型晶体管，仍然参照附图4-15，该逆导型绝缘栅双极性晶体管包括：
集电区，所述集电区包括交替排列的第一导电类型掺杂区和第二导电类型掺杂区；位于所述集电区的背面的集电极；位于所述集电区上方的漂移区(即第二外延层303)，位于所述漂移区的上表面内的基区3031；位于所述基区3031内的源区3032；位于所述漂移区上表面的元胞结构；其中，所述集电区上方所述漂移区内具有对准标志302，所述对准标志自所述集电区延伸形成在所述漂移区内，用于在形成所述集电区时的图形对准。该漂移区可以是N型漂移区或P型漂移区。
同样参照附图15，该漂移区303可以是N型漂移区，例如可以通过沉积N型半导体材料的方式形成该漂移区303。在本实施例，元胞结构包括位于漂移区303上表面内的基区3031及位于基区内的有源区3032。在优选实施例中，可以通过离子注入方式形成所述有源区3032和所述基区3031，例如在N型漂移区303内注入P型离子，形成P型基区3031，在所述基区3031内注入N型离子，形成N型有源区3032。
所述元胞结构还包括形成在基区3031、有源区3032及基区3031之间的漂移区上方形成栅极结构306，该栅极结构包括栅介质层3062及栅介质层上方的栅电极3062，所述栅介质层3062同时还形成在栅电极3061的上方及侧壁上。所述元胞结构还包括形成在栅极结构306上方及栅极结构之外的结构上方的发射极307。在优选实施例中，该发射极307可以是金属发射极。
在本实施例中，集电区包括交替排列的第一导电类型掺杂3011区及第二导电类型掺杂区3012。利用上述对准标志302分别对准形成该第一导电类型掺杂区及第二导电类型掺杂区的掩膜层，然后分别形成上述第一导电类型掺杂区及第二导电类型掺杂区。所述第一导电类型掺杂区是P型掺杂区时，所述第二导电类型掺杂区是N型掺杂区，当然如果所述第一导电类型掺杂区是N型掺杂区，则所述第二导电类型掺杂区是P型掺杂区。
在所述集电区背面还形成有集电极308，该集电极308同样可以是金属集电极。
在本实施例的优选实施例中，上述对准标志302包括形成在集电区上方所述漂移区303内的图形化的电介质层，该电介质层包括硅氧化物，例如二氧化硅。
综上，本发明的逆导型绝缘栅双极型晶体管及其制备方法具有如下技术效果：
本发明的方法，首先在临时衬底上形成预定厚度的第一外延层，然后在该第一外延层上方形成对准标志，之后在第一外延层上方形成第二外延层，所述第二外延层形成漂移区；利用所述对准标志，在所述第一外延层的所述背面进行图形对准，在所述第一外延层的背面形成集电区。本发明通过上述对准标志的对准过程省去了现有技术中在晶圆正面设置光学玻璃板的过程，由此减少了逆导型绝缘栅双极型晶体管的整体制造成本。
另外，本发明的方法在形成第二外延层及元胞结构之后，翻转所形成的结构，并去除临时衬底，利用形成在第一外延层中的对准标志，入射光自第一外延层的背面入射，进行背面工艺的图形对准，并完成背面集电区的第一导电类型掺杂区和第二导电类型掺杂区的形成。无需对曝光工具等设备进行任何改进，省去了设备改进的成本。
本发明的方法通过上述对准标志直接在外延层的背面进行背面工艺中图形的对准，对准精确度高。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明，本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。
Claims (15)
1.一种逆导型绝缘栅双极型晶体管制备方法，包括以下步骤：
提供一临时衬底；
在所述临时衬底上形成预定厚度的第一外延层，所述第一外延层与所述临时衬底接触的面作为所述第一外延层的背面；
在预定厚度的所述第一外延层上形成对准标志；
在所述第一外延层上方形成第二外延层，所述第二外延层覆盖所述第一外延层和所述对准标志；
利用所述对准标志，在所述第一外延层的所述背面进行图形对准，在所述第一外延层的背面形成集电区。
2.根据权利要求1所述的制备方法，其特征在于，在所述临时衬底上形成预定厚度的所述第一外延层包括在所述临时衬底上沉积掺杂外延层。
3.根据权利要求1所述的制备方法，其特征在于，在预定厚度的所述第一外延层上形成对准标志包括以下步骤：
在预定厚度的所述第一外延层上沉积电介质层；
在所述电介质层上方形成图形化的光刻胶层；
以所述图形化的光刻胶层为掩膜刻蚀所述电介质层，形成所述对准标志。
4.根据权利要求1所述的制备方法，其特征在于，利用所述对准标志，在所述第一外延层的所述背面进行图形对准，在所述第一外延层的背面形成集电区之前还包括以下步骤：
将所述临时衬底及形在所述临时衬底上的所述第一外延层进行翻转，使所述第二外延层朝下；
去除所述临时衬底，暴露出所述第一外延层的所述背面；
在所述第一外延层的所述背面进行图形对准，形成所述集电区。
5.根据权利要求4所述的制备方法，其特征在于，在所述第一外延层的所述背面进行图形对准，形成所述集电区包括以下步骤：
在所述第一外延层的所述背面形成第一掩模层，利用所述对准标志对准所示第一掩模层；
利用所述第一掩模层在所述背面形成所述集电区的第一导电类型掺杂区；
在形成了所述第一导电类型掺杂区的所述背面形成第二掩模层，再次利用所述对准标志对准所述第二掩模层；
利用所述第二掩模层，在所述背面形成所述集电区的第二导线类型掺杂区，所述第一导电类型掺杂区与所述第二导电类型掺杂区交替分布。
6.根据权利要求5所述的制备方法，其特征在于，在所述预定厚度的所述第一外延层的背面进行离子注入形成所述集电区的所述第一导电类型掺杂区和所述第二导电类型掺杂区。
7.根据权利要求1所述的制备方法，其特征在于，形成所述第二外延层之后还包括在所述第二外延层的上表面形成元胞结构，所述第二外延层作为漂移区。
8.根据权利要求7所述的制备方法，其特征在于，在所述第二外延层的上表面形成所述元胞结构包括如下步骤：
在所述第二外延层的上表面内形成基区；
在所述基区内形成源区；
在所述源区之间的所述第二外延层的上形成栅极结构，然后在所述栅极结构及所述栅极结构之外的所述第二外延层上形成发射极。
9.根据权利要求1所述的制备方法，其特征在于，还包括在所述集电区上形成背面集电极。
10.根据权利要求1所述的制备方法，其特征在于，所述临时衬底包括重掺杂半导体衬底。
11.根据权利要求3所述的制备方法，其特征在于，所述电介质层包括硅氧化物。
12.一种逆导型绝缘栅双极型晶体管，其特征在于，包括：
集电区，所述集电区包括交替排列的第一导电类型掺杂区和第二导电类型掺杂区；位于所述集电区的背面的集电极；
位于所述集电区上方的漂移区；
形成在所述漂移区的上表面内的基区；
形成在所述基区内的源区；
位于所述漂移区上方的元胞结构；
其中，所述集电区上方所述漂移区内具有对准标志，所述对准标志自所述集电区延伸形成在所述漂移区内，用于在形成所述集电区时的图形对准。
13.根据权利要求12所述的逆导型绝缘栅双极型晶体管，其特征在于，所述元胞结构包括：
形成在所述源区之间的所述漂移区上方的栅极结构，以及
形成在所述栅极结构及所述源区和基区上方的发射极。
14.根据权利要求12所述的逆导型绝缘栅双极型晶体管，其特征在于，所述对准标志包括形成在所述集电区上方所述漂移区内的图形化的电介质层。
15.根据权利要求14所述的逆导型绝缘栅双极型晶体管，其特征在于，所述电介质层包括硅氧化物。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910396905.8A CN111952364B (zh) | 2019-05-14 | 2019-05-14 | 一种逆导型绝缘栅双极型晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910396905.8A CN111952364B (zh) | 2019-05-14 | 2019-05-14 | 一种逆导型绝缘栅双极型晶体管及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111952364A CN111952364A (zh) | 2020-11-17 |
| CN111952364B true CN111952364B (zh) | 2024-01-26 |
Family
ID=73335402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910396905.8A Active CN111952364B (zh) | 2019-05-14 | 2019-05-14 | 一种逆导型绝缘栅双极型晶体管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111952364B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102254850A (zh) * | 2010-05-20 | 2011-11-23 | 富士电机株式会社 | 制造超结半导体器件的方法 |
| CN102986011A (zh) * | 2010-08-12 | 2013-03-20 | 富士电机株式会社 | 半导体器件的制造方法 |
| CN103119698A (zh) * | 2010-09-30 | 2013-05-22 | 富士电机株式会社 | 半导体装置的制造方法 |
| CN103165442A (zh) * | 2011-12-12 | 2013-06-19 | 上海华虹Nec电子有限公司 | 背面图形化的方法 |
| CN104282551A (zh) * | 2013-07-03 | 2015-01-14 | 无锡华润上华半导体有限公司 | 一种igbt的制造方法 |
| JP2015126110A (ja) * | 2013-12-26 | 2015-07-06 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| CN109216169A (zh) * | 2017-06-29 | 2019-01-15 | 万国半导体(开曼)股份有限公司 | 半导体晶片背面图案与正面图案精确对准的方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7713794B2 (en) * | 2007-11-01 | 2010-05-11 | Fuji Electric Device Technology Co., Ltd. | Manufacturing method of a semiconductor device |
-
2019
- 2019-05-14 CN CN201910396905.8A patent/CN111952364B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102254850A (zh) * | 2010-05-20 | 2011-11-23 | 富士电机株式会社 | 制造超结半导体器件的方法 |
| CN102986011A (zh) * | 2010-08-12 | 2013-03-20 | 富士电机株式会社 | 半导体器件的制造方法 |
| CN103119698A (zh) * | 2010-09-30 | 2013-05-22 | 富士电机株式会社 | 半导体装置的制造方法 |
| CN103165442A (zh) * | 2011-12-12 | 2013-06-19 | 上海华虹Nec电子有限公司 | 背面图形化的方法 |
| CN104282551A (zh) * | 2013-07-03 | 2015-01-14 | 无锡华润上华半导体有限公司 | 一种igbt的制造方法 |
| JP2015126110A (ja) * | 2013-12-26 | 2015-07-06 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| CN109216169A (zh) * | 2017-06-29 | 2019-01-15 | 万国半导体(开曼)股份有限公司 | 半导体晶片背面图案与正面图案精确对准的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111952364A (zh) | 2020-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8242537B2 (en) | IGBT with fast reverse recovery time rectifier and manufacturing method thereof | |
| CN103489863A (zh) | 采用鳍式场效应晶体管工艺的同质结二极管结构 | |
| KR101955055B1 (ko) | 전력용 반도체 소자 및 그 소자의 제조 방법 | |
| US6770917B2 (en) | High-voltage diode | |
| CN213340375U (zh) | 功率器件 | |
| US9935176B1 (en) | Method for fabricating LDMOS using CMP technology | |
| WO2024037276A1 (zh) | 一种深缓冲层高密度沟槽的igbt器件及其制备方法 | |
| US20110068390A1 (en) | Semiconductor device and method for manufacturing same | |
| WO2024037274A1 (zh) | 一种具有反向导通特性的igbt器件及其制备方法 | |
| KR20180104236A (ko) | 전력 반도체 소자의 제조 방법 | |
| CN113809145B (zh) | 窄台面绝缘栅双极型晶体管器件及形成方法 | |
| CN111952364B (zh) | 一种逆导型绝缘栅双极型晶体管及其制备方法 | |
| RU2510099C2 (ru) | Способ изготовления силового полупроводникового прибора | |
| JP2002359373A (ja) | 半導体装置及びその製造方法 | |
| JP2005175174A (ja) | 絶縁ゲート型バイポーラトランジスタの製造方法 | |
| CN116525448B (zh) | 一种可调电压的半导体器件及其制造方法 | |
| US11637192B2 (en) | Metal oxide semiconductor-controlled thyristor device having uniform turn-off characteristic and method of manufacturing the same | |
| JPH10335630A (ja) | 半導体装置及びその製造方法 | |
| CN115346979B (zh) | 一种基于晶闸管结构的tvs器件及其制造方法 | |
| KR102509083B1 (ko) | 균일한 턴-오프 특성을 갖는 mct 소자 및 그 제조 방법 | |
| KR101928253B1 (ko) | 전력 반도체 소자의 제조 방법 | |
| KR100320677B1 (ko) | 사이리스터 소자의 제조방법 | |
| JPH0282534A (ja) | 縦型ｍｏｓｆｅｔ及びその製造方法 | |
| CN118610272A (zh) | 一种快恢复二极管及其制造方法 | |
| KR101502306B1 (ko) | 반도체 정류 소자 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |