RU2510099C2 - Способ изготовления силового полупроводникового прибора - Google Patents

Способ изготовления силового полупроводникового прибора Download PDF

Info

Publication number
RU2510099C2
RU2510099C2 RU2009146073/28A RU2009146073A RU2510099C2 RU 2510099 C2 RU2510099 C2 RU 2510099C2 RU 2009146073/28 A RU2009146073/28 A RU 2009146073/28A RU 2009146073 A RU2009146073 A RU 2009146073A RU 2510099 C2 RU2510099 C2 RU 2510099C2
Authority
RU
Russia
Prior art keywords
layer
dopant
substrate
maximum
gate electrode
Prior art date
Application number
RU2009146073/28A
Other languages
English (en)
Other versions
RU2009146073A (ru
Inventor
Арност КОПТА
Мунаф РАХИМО
Original Assignee
Абб Текнолоджи Аг
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Абб Текнолоджи Аг filed Critical Абб Текнолоджи Аг
Publication of RU2009146073A publication Critical patent/RU2009146073A/ru
Application granted granted Critical
Publication of RU2510099C2 publication Critical patent/RU2510099C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thyristors (AREA)
  • Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)
  • Apparatuses And Processes For Manufacturing Resistors (AREA)
  • Die Bonding (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

Изобретение относится к области силовой электроники. Для изготовления силового полупроводникового прибора на первой основной стороне подложки (1) первого типа проводимости формируют первый оксидный слой (22). Затем на первой основной стороне сверху первого оксидного слоя (22) формируют структурированный слой (3, 3') электрода затвора, содержащий, по меньшей мере, одно отверстие (31). Первую легирующую примесь первого типа проводимости имплантируют в подложку (1) с первой основной стороны, используя в качестве маски структурированный слой (3, 3') электрода затвора, и обеспечивают диффундирование первой легирующей примеси в подложку (1). Затем вторую легирующую примесь второго типа проводимости имплантируют в подложку (1) с первой основной стороны и обеспечивают диффундирование второй легирующей примеси в подложку (1). После диффузии первой легирующей примеси в подложку (1), но до диффузии второй легирующей примеси в подложку (1), первый оксидный слой (22) частично удаляют и используют структурированный слой (3, 3') электрода затвора в качестве маски для имплантации второй легирующей примеси. Изобретение обеспечивает создание способа изготовления силового полупроводникового прибора с низкими потерями энергии во включенном состоянии и большой областью устойчивой работы, причем более легкого для реализации по сравнению с известными способами. 12 з.п. ф-лы, 10 ил.

Description

Область техники, к которой относится изобретение
Изобретение относится к области силовой электроники, а более конкретно к способу изготовления силового полупроводникового прибора, согласно ограничительной части независимого пункта формулы изобретения.
Уровень техники
Существующие биполярные транзисторы с изолированным затвором (IGBT) содержат слаболегированный (n-) слой дрейфа и расположенный на коллекторной стороне n буферный слой с более высокой концентрацией примесей, после которого размещен коллекторный слой. На эмиттерной стороне слоя дрейфа, которая расположена напротив коллекторной стороны, размещен р слой базы. Свойства биполярного транзистора с изолированным затвором были улучшены за счет имплантации улучшенного легированного n слоя между р слоем базы и (n-) слоем дрейфа, при этом указанный улучшенный слой разделяет р слой базы и (n-) слой дрейфа за счет чего расширилась область устойчивой работы (SOA) и снизились потери энергии во включенном состоянии. Концентрация носителей вблизи активной ячейки увеличилась, за счет такого улучшенного слоя. В случае полевого МОП-транзистора (металл-оксид-полупроводник) (MOSFET), наличие такого улучшенного слоя ведет к снижению действия полевого транзистора с управляющим р-n переходом (JFET), и также к снижению потерь во включенном состоянии.
Если для биполярного транзистора с изолированным затвором с улучшенным n слоем, как описано выше, р слой базы имеет большую глубину у краев ячейки, по сравнению с центральной областью ячейки, то такая форма pn-перехода переносит пиковое значение поля от периферии ячейки в область непосредственно под контактом электрода эмиттера. Такое положение пикового значения поля значительно расширяет область устойчивой работы при выключении электрического тока как для биполярного транзистора с изолированным затвором, так и для полевого МОП-транзистора, из-за того что дырки, генерируемые полем, могут перемещаться непосредственно к области контакта электрода эмиттера, при этом отсутствует критическая область вблизи областей источников n+, которая могла бы отпирать паразитный тиристор и транзистор для биполярного транзистора с изолированным затвором и полевого МОП-транзистора соответственно.
В документе ЕР 0837508 описан способ изготовления биполярного транзистора с изолированным затвором (IGBT), содержащего такой модулированный профиль р слоя базы. Методом эпитаксии на (р+) подложке формируют сначала n буферный слой, а затем (n-) слой. После чего на (n-) слое по нужному шаблону формируют толстый оксидный слой затвора. Далее сверху (n-) слоя в областях, где отсутствует толстый оксидный слой затвора, формируют тонкий оксидный слой затвора, за которым в качестве электрода затвора следует слой поликристаллического кремния, расположенный на оксидных слоях затвора. Далее в тонком оксидном слое затвора и слое поликристаллического кремния формируют отверстие. Фосфор имплантируют через отверстие в (n-) слое, после чего фосфор диффундирует в (n-) слой, при этом в качестве маски используют отверстие в слое поликристаллического кремния, в результате чего образуется первый n слой. После чего отверстие увеличивают, и фосфор снова имплантируют, и он диффундирует, образуя второй n слой. Глубина первого n слоя больше глубины второго n слоя. Далее, через ту же маску слоя поликристаллического кремния имплантируют бор и, в результате диффузии, происходит формирование р слоя, глубина которого меньше глубины второго n слоя. Таким образом, второй n слой и р слой могут быть выполнены с использованием одной и той же маски, тогда как для изготовления первого n слоя требуется другая маска.
В документе ЕР 0837508 также рассмотрен альтернативный вариант изготовления - первый n слой формируют после второго n слоя, при этом второй n слой изготавливают с помощью маски и имплантации/диффузии, как описано выше. После выполнения второго n слоя, на электроде затвора создают изолирующую пленку и структурируют ее с помощью фоторезиста. Первый n-слой может также быть выполнен до формирования изолирующей пленки. Для выполнения первого n слоя, ионы фосфора с высокой энергией непосредственно имплантируют через отверстие, которое ограничено фоторезистом и которое, следовательно, по размеру меньше отверстия, используемого в качестве маски для второго n слоя. Ионы имплантируют непосредственно на глубину между вторым n слоем и (n-) слоем. Имплантация ионов фосфора с высокой энергией - это сложный процесс для глубин, превышающих 1 мкм, что требуется для IGBT ячейки, и процесс требует точного выравнивания маски для размещения фосфора в середине ячейки.
Документ JP 03-205832 относится к полевым МОП-транзисторам, содержащим высоколегированную n область между легированными n областями истока, но ниже легированной р области базы.
В документе US 2004/0065934 описан полевой МОП-транзистор, в котором р область базы имеет р легирование и окружена другой р областью с большим содержанием легирующей примеси.
Раскрытие изобретения
Целью изобретения является создание способа изготовления силового полупроводникового прибора с низкими потерями энергии во включенном состоянии и большой областью устойчивой работы, причем более легкого для реализации по сравнению с известными способами и не требующего осуществления ряда тонких этапов изготовления.
Эта цель достигается в способе изготовления силового полупроводникового прибора, который соответствует пункту 1 формулы изобретения.
Соответствующий изобретению способ изготовления силового полупроводникового прибора включает в себя этапы, на которых:
- формируют первый оксидный слой на первой основной стороне подложки первого типа проводимости,
- формируют структурированный слой электрода затвора с, по меньшей мере, одним отверстием на первой основной стороне, сверху первого оксидного слоя,
- имплантируют первую легирующую примесь первого типа проводимости в подложку с первой основной стороны, используя структурированный слой электрода затвора в качестве маски,
- обеспечивают диффундирование первой легирующей примеси в подложку,
- имплантируют вторую легирующую примесь второго типа проводимости в подложку с первой основной стороны и
- обеспечивают диффундирование второй легирующей примеси в подложку;
- после диффузии первой легирующей примеси в подложку и до имплантации второй легирующей примеси в подложку, первый оксидный слой частично удаляют, в результате чего получают оксидный слой затвора;
- структурированный слой электрода затвора используют в качестве маски для имплантации второй легирующей примеси.
Достоинство соответствующего изобретению способа изготовления силового полупроводникового прибора, в частности биполярного транзистора с изолированным затвором или полевого МОП-транзистора, заключается в том, что для изготовления слоя базы требуется всего одна маска, которую изготавливают имплантацией и диффузией первой легирующей примеси первого типа проводимости, а улучшенный слой изготавливают имплантацией и диффузией второй легирующей примеси второго типа проводимости. Эти слои выравниваются автоматически благодаря использованию в качестве маски структурированного слоя электрода затвора.
Было обнаружено, что благодаря удалению первого оксидного слоя над отверстиями структурированного слоя электрода затвора после диффузии первой легирующей примеси и до имплантации второй легирующей примеси получается слой базы второго типа проводимости с меньшей глубиной в центральной области, расположенной под областью контакта электрода эмиттера, и с большей глубиной в периферийной области базы второго типа проводимости.
Такое изменение конфигурации слоя базы позволяет полупроводниковому прибору работать с низкими потерями энергии во включенном состоянии и более широкой областью устойчивой работы. Предпочтительно использовать этот способ для изготовления биполярных транзисторов с изолированным затвором и полевых МОП-транзисторов.
Краткое описание чертежей
Объект изобретения поясняется более подробно в следующем тексте со ссылками на прилагаемые чертежи, на которых:
фиг.1 - вид, показывающий силовой полупроводниковый прибор с изолированным затвором, соответствующий изобретению; и
фиг.2-10 - виды, показывающие различные этапы способа изготовления полупроводникового прибора, соответствующего изобретению.
Ссылочные позиции, используемые на чертежах, и их смысловое содержание приведены в списке ссылочных позиций. В общем, для одинаковых или одинаково работающих частей использованы одинаковые ссылочные позиции. Описанные варианты осуществления изобретения приведены в качестве примеров и не ограничивают изобретения.
Варианты осуществления изобретения
На фиг.1 показан силовой полупроводниковый прибор, соответствующий изобретению. IGBT показан со слаболегированным (n-) слоем 12 дрейфа. Слой 12 дрейфа содержит первую основную сторону и вторую основную сторону, противоположную первой стороне. Вторая основная сторона - это коллекторная сторона 121, на которой расположен легированный буферный слой 9 n-типа, причем буферный слой 9 содержит большую концентрацию легирующих примесей, чем слой 12 дрейфа. На буферном слое 9, со стороны, противоположной слою 12 дрейфа, размещен легированный слой коллектора 10 р-типа, на верхней стороне которого расположен электрод 11 коллектора.
На первой основной стороне, которая является эмиттерной стороной 122, расположена легированная область 5 базы р-типа, которая внедрена в легированный улучшенный слой 4 n-типа. В улучшенном слое 4 концентрация легирующих примесей выше по сравнению со слоем 12 дрейфа и улучшенный слой 4 разделяет область 5 базы и слой 12 дрейфа. На эмиттерной стороне 122 расположен оксидный слой 2 затвора, который обычно формируют из двуокиси кремния SiO2. Оксидный слой 2 затвора содержит отверстие, которое оставляет часть поверхности области 5 базы, незакрытой оксидным слоем 2 затвора. Сверху оксидного слоя 2 затвора расположен слой 3 электрода затвора, обычно выполненный из поликристаллического кремния. Слой 3 электрода затвора содержит отверстие 31 в том же самом месте и, предпочтительно, того же размера, что и оксидный слой 2. Слой 3 электрода затвора и оксидный слой 2 затвора закрыты изоляционным слоем 7. Электрод 8 эмиттера расположен сверху изоляционного слоя и в отверстии 31 оксидного слоя 2 затвора и сверху слоя 3 электрода затвора, закрытого изоляционным слоем 7. В пределах легированной р-типа области 5 базы расположены высоколегированные (n+) области 6 истока, которые контактируют с электродом 8 эмиттера в области отверстия 31 и доходят по поверхности эмиттерной стороны 122 до области, находящейся под слоем 3 электрода затвора.
Как правило, слой 12 дрейфа, область 5 базы, улучшенная область 4 и области 6 истока сформированы на одной общей плоской поверхности.
Область 5 базы в центральной части имеет глубину 53, которая меньше максимальной глубины 54 области 5 базы, находящейся вне ее центральной части, то есть на периферии области 5 базы.
Соответствующий изобретению способ изготовления силового полупроводникового прибора показан на фиг.2-10. Способ включает в себя следующие этапы изготовления. Как показано на фиг.2, способ начинается со слаболегированной (n-) подложки 1, которая содержит коллекторную сторону 121 (не показана) и эмиттерную сторону 122, противоположную коллекторной 121 стороне. Как показано на фиг.3, на эмиттерной стороне 122 формируют первый оксидный слой 22, который полностью покрывает подложку 1. Как показано на фиг.4, сверху первого оксидного слоя 22 формируют электропроводящий слой 32. Электропроводящий слой 32 полностью покрывает первый оксидный слой 22. Согласно фиг.5, в электропроводящем слое 32 методом травления формируют окно 31, в виде сквозного отверстия, в результате чего получают структурированный слой 3 электрода затвора, при этом часть оксидного слоя 22 остается незакрытой.
Первую легирующую примесь с проводимостью n-типа имплантируют в подложку 1 (показано стрелками 42 на фиг.6) с использованием в качестве маски структурированного слоя 3 электрода затвора с его отверстием 31, в результате чего получают первую легированную имплантированную n-типа область 41. Концентрация легирующих примесей в первой имплантированной области 41 выше концентрации легирующих примесей в слое 12 дрейфа. Далее происходит диффузия имплантированных легирующих примесей в подложку 1 (показано стрелками 43 на фиг.7), в результате чего получают улучшенную область 4. В качестве первой легирующей примеси предпочтительно использовать ионы фосфора и/или мышьяка, при этом предпочтительнее использовать ионы фосфора. Первую легирующую примесь предпочтительно имплантировать с энергией 40-150 кэВ и/или с дозой 1·1012-1·1014/см2. Первую легирующую примесь вводят в подложку 1 на глубину от 1 мкм до 10 мкм, в частности на глубину от 1 мкм до 8 мкм, и в некоторых случаях от 1 мкм до 6 мкм.
После формирования улучшенного слоя 4, первый оксидный слой 22 частично удаляют из тех областей, где находится отверстие 31 структурированного слоя 3 электрода затвора, что обычно реализуют методом травления (показано пунктирной линией 21 на фиг.8). Затем вторую легирующую примесь с проводимостью р-типа имплантируют в область 5 базы (показано стрелками 55 на фиг.9) с использованием в качестве маски структурированного слоя 3 электрода затвора с отверстием 31, в результате чего получают вторую имплантированную область 51. Затем, вторая имплантированная легирующая примесь диффундирует в область 5 базы (показано стрелками 52 на фиг.10). В качестве второй легирующей примеси предпочтительно использовать ионы бора, алюминия, галлия и/или индия, предпочтительнее - ионы бора. Вторую легирующую примесь предпочтительно имплантировать с энергией от 20 до 120 кэВ и/или с дозой 5·1013-3·1014/см2. Вторая легирующая примесь проникает на максимальную глубину 54, составляющую от 0,5 мкм до 9 мкм, в частности от 0,5 мкм до 7 мкм и в некоторых случаях от 0,5 мкм до 5 мкм.
Благодаря такому процессу изготовления вторая легирующая примесь проникает в подложку в центральной области на глубину 53 (см. фиг.1), которая меньше максимальной глубины 54 той части области базы 5, которая находится на периферии, то есть вне центральной области. Как показано на фиг.10, вторая легирующая примесь проникает в подложку 1 не только перпендикулярно поверхности, но и распространяется в стороны, таким образом, уменьшается концентрация второй легирующей примеси в центральной части. При использовании в качестве легирующей примеси бора, имплантированного с низкой энергией, достигается глубина 53 в центральной области 5 базы, равная 1,6 мкм, при этом максимальная глубина 54 вне центральной области составляет 2,4 мкм. Энергия, используемая для имплантации бора, составляет обычно от 40 до 120 кэВ, в некоторых случаях от 70 кэВ до 90 кэВ, в некоторых - около 80 кэВ.
Конечно, также можно изготавливать структурированный слой 3 электрода затвора, по меньшей мере, с двумя отверстиями 31, создавая, таким образом, по меньшей мере, две области 5 базы, каждая из которых окружена улучшенным слоем 4.
Высоколегированные (n+) области 6 истока и слои на коллекторной стороне 121, а именно легированный n-типа буферный слой 9, легированный р-типа коллекторный слой 10 и электрод 11 коллектора могут быть сформированы на любом подходящем этапе и любым подходящим способом.
Возможно использовать изобретение для изготовления полупроводниковых приборов с противоположным типом проводимости для всех слоев, то есть со слаболегированной (р-) подложкой и т.д.
Изобретение разработано для планарных полупроводников, но способ может быть применен и для полупроводников, выполненных по технологии «утопленного» канала. Кроме того, изобретение может также быть использовано для изготовления других типов полупроводниковых приборов, например полевых МОП-транзисторов.
Список ссылочных позиций
1 подложка
2 оксидный слой затвора
21 область
22 первый оксидный слой
3 слой электрода затвора
32 электропроводящий слой
31 отверстие
4 улучшенный слой
41 первая имплантированная область
41' имплантация первой легирующей примеси
42 диффузия первой легирующей примеси 5 область базы
51 вторая имплантированная область
51' имплантация второй легирующей примеси
52 диффузия второй легирующей примеси
53 диффузионная глубина второй легирующей примеси в центральной области
54 максимальная глубина диффузии второй легирующей примеси
6 область истока
7 изоляционный слой
8 электрод эмиттера
9 буферный слой
10 коллекторный слой
11 электрод коллектора
12 слой дрейфа
121 коллекторная сторона
122 эмиттерная сторона

Claims (13)

1. Способ изготовления силового полупроводникового прибора, включающий следующие этапы:
формирование первого оксидного слоя (22) на первой основной стороне подложки (1) первого типа проводимости,
формирование слоя (3, 3') электрода затвора, по меньшей мере, с одним отверстием (31) на первой основной стороне сверху первого оксидного слоя (22),
имплантирование первой легирующей примеси первого типа проводимости в подложку (1) с первой основной стороны, используя слой (3, 3') электрода затвора в качестве маски,
диффундирование первой легирующей примеси в подложку (1),
имплантирование второй легирующей примеси второго типа проводимости в подложку (1) с первой основной стороны и
диффундирование второй легирующей примеси в подложку (1), отличающийся тем, что после диффузии первой легирующей примеси в подложку (1), но перед имплантацией второй легирующей примеси в подложку (1) первый оксидный слой (22) частично удаляют и используют слой (3, 3') электрода затвора в качестве маски для имплантации второй легирующей примеси.
2. Способ по п.1, отличающийся тем, что первый оксидный слой (22) удаляют в тех областях, где расположено указанное, по меньшей мере, одно отверстие (31) слоя (3, 3') электрода затвора, в результате чего формируется оксидный слой (2) затвора.
3. Способ по п.1, отличающийся тем, что в качестве первой легирующей примеси используют ионы фосфора и/или ионы мышьяка.
4. Способ по п.2, отличающийся тем, что в качестве первой легирующей примеси используют ионы фосфора и/или ионы мышьяка.
5. Способ по п.1, отличающийся тем, что первую легирующую примесь имплантируют с энергией от 40 до 150 кэВ и/или с дозой 1·1012-1·1014/см2.
6. Способ по п.1, отличающийся тем, что первую легирующую примесь имплантируют с энергией от 40 до 150 кэВ и/или с дозой 1·1012-1·1014/см2.
7. Способ по п.1, отличающийся тем, что первая легирующая примесь диффундирует в подложку (1) на глубину, равную по меньшей мере 1 мкм и максимально до 10 мкм, в частности максимально до 8 мкм и предпочтительно максимально до 6 мкм.
8. Способ по п.3, отличающийся тем, что первая легирующая примесь диффундирует в подложку (1) на глубину, равную по меньшей мере 1 мкм и максимально до 10 мкм, в частности максимально до 8 мкм и предпочтительно максимально до 6 мкм.
9. Способ по п.6, отличающийся тем, что первая легирующая примесь диффундирует в подложку (1) на глубину, равную по меньшей мере 1 мкм и максимально до 10 мкм, в частности максимально до 8 мкм и предпочтительно максимально до 6 мкм.
10. Способ по п.1, отличающийся тем, что в качестве второй легирующей примеси используют ионы бора, алюминия, галлия и/или индия.
11. Способ по п.3, отличающийся тем, что в качестве второй легирующей примеси используют ионы бора, алюминия, галлия и/или индия.
12. Способ по п.10, отличающийся тем, что вторую легирующую примесь имплантируют с энергией 20-120 кэВ и/или с дозой 5·1013-3·1014/см2.
13. Способ по любому из пп.1-12, отличающийся тем, что вторая легирующая примесь диффундирует в подложку (1) на максимальную глубину (54), составляющую от 0,5 мкм до 9 мкм, в частности от 0,5 мкм до 7 мкм и предпочтительно от 0,5 мкм до 5 мкм.
RU2009146073/28A 2008-12-12 2009-12-11 Способ изготовления силового полупроводникового прибора RU2510099C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP081714503 2008-12-12
EP08171450A EP2197025B1 (en) 2008-12-12 2008-12-12 Method for manufacturing a power semiconductor device

Publications (2)

Publication Number Publication Date
RU2009146073A RU2009146073A (ru) 2011-06-20
RU2510099C2 true RU2510099C2 (ru) 2014-03-20

Family

ID=40352270

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2009146073/28A RU2510099C2 (ru) 2008-12-12 2009-12-11 Способ изготовления силового полупроводникового прибора

Country Status (8)

Country Link
US (1) US8324062B2 (ru)
EP (1) EP2197025B1 (ru)
JP (1) JP5791870B2 (ru)
CN (1) CN101770949B (ru)
AT (1) ATE507581T1 (ru)
DE (1) DE602008006579D1 (ru)
ES (1) ES2364870T3 (ru)
RU (1) RU2510099C2 (ru)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011157814A2 (en) * 2010-06-17 2011-12-22 Abb Technology Ag Power semiconductor device
CN103839989A (zh) * 2012-11-23 2014-06-04 中国科学院微电子研究所 一种带缓冲层的低压igbt及其制作方法
CN103839988A (zh) * 2012-11-23 2014-06-04 中国科学院微电子研究所 Empt-ti-igbt器件的结构及其制备方法
CN103872115A (zh) * 2012-12-13 2014-06-18 中国科学院微电子研究所 一种增强微穿通型igbt

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03205832A (ja) * 1990-01-08 1991-09-09 Hitachi Ltd 絶縁ゲート形半導体装置とその製造方法
EP0837508A2 (en) * 1996-10-18 1998-04-22 Hitachi, Ltd. Semiconductor device and electric power conversion apparatus therewith
US5981343A (en) * 1995-10-30 1999-11-09 Sgs-Thomas Microelectronics, S.R.L. Single feature size mos technology power device
US6137139A (en) * 1999-06-03 2000-10-24 Intersil Corporation Low voltage dual-well MOS device having high ruggedness, low on-resistance, and improved body diode reverse recovery
US6835993B2 (en) * 2002-08-27 2004-12-28 International Rectifier Corporation Bidirectional shallow trench superjunction device with resurf region
US6984590B2 (en) * 2002-12-30 2006-01-10 Dongbu Anam Semiconductor Inc. Method of manufacturing an EEPROM device
RU2006125523A (ru) * 2006-07-18 2008-01-27 Федеральное государственное унитарное предпри тие"Научно-производственное предпри тие "Пульсар" (RU) Способ изготовления мощных полевых транзисторов с изолированным затвором
US7351637B2 (en) * 2006-04-10 2008-04-01 General Electric Company Semiconductor transistors having reduced channel widths and methods of fabricating same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3756861A (en) * 1972-03-13 1973-09-04 Bell Telephone Labor Inc Bipolar transistors and method of manufacture
JPS57134855U (ru) * 1981-02-17 1982-08-23
US5091336A (en) * 1985-09-09 1992-02-25 Harris Corporation Method of making a high breakdown active device structure with low series resistance
DE69029942T2 (de) * 1990-10-16 1997-08-28 Cons Ric Microelettronica Verfahren zur Herstellung von MOS-Leistungstransistoren mit vertikalem Strom
JPH10178174A (ja) * 1996-10-18 1998-06-30 Hitachi Ltd 半導体装置及びそれを使った電力変換装置
US6121089A (en) * 1997-10-17 2000-09-19 Intersil Corporation Methods of forming power semiconductor devices having merged split-well body regions therein
EP1142026B1 (de) * 1998-12-04 2007-11-14 Infineon Technologies AG Leistungshalbleiterschalter
US20020179968A1 (en) * 2001-05-30 2002-12-05 Frank Pfirsch Power semiconductor component, compensation component, power transistor, and method for producing power semiconductor components
JP3431909B2 (ja) * 2001-08-21 2003-07-28 沖電気工業株式会社 Ｌｄｍｏｓトランジスタの製造方法
JP5134746B2 (ja) * 2001-09-20 2013-01-30 新電元工業株式会社 電界効果トランジスタの製造方法
JP3914120B2 (ja) * 2002-09-04 2007-05-16 株式会社日立製作所 半導体装置およびそれを用いる電力変換装置
US6965146B1 (en) * 2004-11-29 2005-11-15 Silicon-Based Technology Corp. Self-aligned planar DMOS transistor structure and its manufacturing methods

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03205832A (ja) * 1990-01-08 1991-09-09 Hitachi Ltd 絶縁ゲート形半導体装置とその製造方法
US5981343A (en) * 1995-10-30 1999-11-09 Sgs-Thomas Microelectronics, S.R.L. Single feature size mos technology power device
EP0837508A2 (en) * 1996-10-18 1998-04-22 Hitachi, Ltd. Semiconductor device and electric power conversion apparatus therewith
US6137139A (en) * 1999-06-03 2000-10-24 Intersil Corporation Low voltage dual-well MOS device having high ruggedness, low on-resistance, and improved body diode reverse recovery
US6835993B2 (en) * 2002-08-27 2004-12-28 International Rectifier Corporation Bidirectional shallow trench superjunction device with resurf region
US6984590B2 (en) * 2002-12-30 2006-01-10 Dongbu Anam Semiconductor Inc. Method of manufacturing an EEPROM device
US7351637B2 (en) * 2006-04-10 2008-04-01 General Electric Company Semiconductor transistors having reduced channel widths and methods of fabricating same
RU2006125523A (ru) * 2006-07-18 2008-01-27 Федеральное государственное унитарное предпри тие"Научно-производственное предпри тие "Пульсар" (RU) Способ изготовления мощных полевых транзисторов с изолированным затвором
RU2361318C2 (ru) * 2006-07-18 2009-07-10 Федеральное Государственное Унитарное Предприятие "Научно-Производственное Предприятие "Пульсар" Способ изготовления мощных полевых транзисторов с изолированным затвором

Also Published As

Publication number Publication date
CN101770949A (zh) 2010-07-07
CN101770949B (zh) 2014-11-19
JP5791870B2 (ja) 2015-10-07
EP2197025A1 (en) 2010-06-16
ES2364870T3 (es) 2011-09-15
RU2009146073A (ru) 2011-06-20
EP2197025B1 (en) 2011-04-27
DE602008006579D1 (de) 2011-06-09
US8324062B2 (en) 2012-12-04
ATE507581T1 (de) 2011-05-15
JP2010141339A (ja) 2010-06-24
US20100151650A1 (en) 2010-06-17

Similar Documents

Publication Publication Date Title
US6040600A (en) Trenched high breakdown voltage semiconductor device
US6251730B1 (en) Semiconductor power device manufacture
JP2868728B2 (ja) Ｍｏｓゲート形パワートランジスタ及びその製造方法
US8912623B2 (en) Fast recovery diode
US8435863B2 (en) Reverse-conducting semiconductor device and method for manufacturing such a reverse-conducting semiconductor device
US6677622B2 (en) Semiconductor device having insulated gate bipolar transistor with dielectric isolation structure
US20060102908A1 (en) Semiconductor device
GB2318685A (en) MOS gated device with self aligned cells
CN108682624B (zh) 一种具有复合栅的igbt芯片制作方法
CN103531450A (zh) 用于形成横向变化掺杂浓度的方法和半导体器件
US11031465B2 (en) Semiconductor device incorporating epitaxial layer field stop zone
KR20010013955A (ko) 전계-효과 반도체 소자의 제조
RU2510099C2 (ru) Способ изготовления силового полупроводникового прибора
CN110419111B (zh) 自对准且稳健的绝缘栅双极晶体管器件
US20020093065A1 (en) Semiconductor device and method of manufacturing the same
KR20180104236A (ko) 전력 반도체 소자의 제조 방법
EP4336561A1 (en) Insulated gate bipolar transistor with super junction structure, and preparation method therefor
EP0665597A1 (en) IGBT and manufacturing process therefore
KR20130119873A (ko) 파워 소자 및 그 제조방법
WO2006082618A1 (ja) 半導体装置およびその製造方法
KR100910798B1 (ko) 불순물 주입층이 형성된 트랜치를 가지는 고전압용 트랜치절연 게이트 양극성 트랜지스터 및 그 제조방법
US6228698B1 (en) Manufacture of field-effect semiconductor devices
KR101928253B1 (ko) 전력 반도체 소자의 제조 방법
JPH10335630A (ja) 半導体装置及びその製造方法
CN107808827B (zh) 沟槽式功率半导体元件及其制造方法