ES2364870T3 - Método para la fabricación de un dispositivo semiconductor de energía. - Google Patents

Método para la fabricación de un dispositivo semiconductor de energía. Download PDF

Info

Publication number
ES2364870T3
ES2364870T3 ES08171450T ES08171450T ES2364870T3 ES 2364870 T3 ES2364870 T3 ES 2364870T3 ES 08171450 T ES08171450 T ES 08171450T ES 08171450 T ES08171450 T ES 08171450T ES 2364870 T3 ES2364870 T3 ES 2364870T3
Authority
ES
Spain
Prior art keywords
layer
dopant
substrate
implanted
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
ES08171450T
Other languages
English (en)
Inventor
Arnost Kopta
Munaf Rahimo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ABB Technology AG
Original Assignee
ABB Technology AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ABB Technology AG filed Critical ABB Technology AG
Application granted granted Critical
Publication of ES2364870T3 publication Critical patent/ES2364870T3/es
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thyristors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Die Bonding (AREA)
  • Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)
  • Apparatuses And Processes For Manufacturing Resistors (AREA)

Abstract

Método para la fabricación de un dispositivo semiconductor de energía, que comprende las siguientes etapas de fabricación: Se produce una primera capa de óxido (22) se produce en un primer lado principal de un sustrato (1) de un primer tipo de conductividad, se produce una capa de electrodos de compuerta (3, 3') con al menos una abertura (31) en el primer lado principal en la parte superior de la primera capa de óxido (22), Se implanta un primer dopante del primer tipo de conductividad en el sustrato (1) en el primer lado principal utilizando la capa de electrodos de compuerta (3, 3') como una máscara, Se difunde el primer dopante en el substrato (1), se implanta un segundo dopante de un segundo tipo de conductividad en el sustrato (1) en el primer lado principal y Se difunde el segundo dopante en el substrato (1), caracterizado por que después de la difusión del primer dopante en el sustrato (1) y antes de implantar el segundo dopante en el sustrato (1) se elimina parcialmente la primera capa de óxido (22), y por que la capa de electrodos de compuerta (3, 3') se utiliza como una máscara para la implantación del segundo dopante.

Description

Campo Técnico
La invención se refiere al campo de la electrónica de potencia y más particularmente a un método para la fabricación de un dispositivo semiconductor de energía, de acuerdo con el preámbulo de la reivindicación independiente.
Técnica Anterior
Los IGBT de la técnica anterior tienen una capa de derivación dopada con poco (n-) con una capa de amortiguación dopada con más n en el lado del colector seguida por una capa de colector. En el lado emisor de la capa de derivación, que está opuesta al lado del colector se dispone una capa de base p. Los IGBT se han mejorado con la introducción de una capa de potenciación dopada con n, que está dispuesta entre la capa de base p y la capa de derivación (n-) y que separa estas dos capas. Esto conlleva a un IGBT mejorado con un área de operación segura (SOA) y bajas pérdidas en el modo activado. La concentración de vehículos cerca de la celda activa se ve reforzada por una capa de potenciación de este tipo. En el caso de un transistor de efecto de campo semiconductor de óxido metálico (MOSFET), una capa de potenciación de este tipo conlleva a una reducción del efecto del transistor de efecto de campo de unión (JFET) y reduce también las pérdidas en el modo activado.
Si para un IGBT con una capa de potenciación n como se ha descrito anteriormente la capa de base p tiene una mayor profundidad en los bordes de una celda en comparación con la región central de la celda, este perfil de la unión pn trae el campo máximo de la periferia de la celda a un área directamente por debajo del área de contacto del electrodo emisor. Esta posición del campo máximo da como resultado una capacidad de corriente inactiva del SOA mucho más alta para los IGBT, así como para los MOSFET y debido al hecho de que los orificios generados en el campo pueden transportar directamente hacia la área de contacto del electrodo emisor, una región crítica cerca de la fuente de n+, se evitan las regiones que darían lugar a la activación del tiristor parásito y del transistor de los IGBT y MOSFET, respectivamente.
El documento EP 0 837 508 describe un método para la fabricación de un transistor bipolar de compuerta aislada (IGBT) con un perfil de capa de base p modulado de este tipo. En un sustrato (p+) se forma primero una capa de amortiguación n y luego una capa (n-) mediante el crecimiento epitaxial. Después de lo que, se forma una capa de óxido con compuerta gruesa en la capa (n-) y conformada en un patrón designado. Después, se forma una capa de óxido de compuerta fina en la parte superior de la capa (n-) la capa en áreas en las que no se forma la capa de óxido gruesa, seguida por una capa de polisilicio en las capas de óxido de compuerta como un electrodo de compuerta. Después, se forma un orificio abierto se forman en la capa de óxido de compuerta fina y en la capa de polisilicio. El fósforo se implanta a través del orificio abierto en la capa (n-) y se difunde en la capa (n-), utilizando el orificio en la capa de polisilicio como una máscara, lo que da como resultado una primera capa n. Posteriormente, el orificio se agranda y se vuelve a implantar y difundir fósforo, lo que da como resultado una segunda capa n. La profundidad de la primera capa n es mayor que la profundidad de la segunda capa n. Después, se implanta boro a través de la misma máscara de la capa de polisilicio y se difunde, lo que da como resultado una capa p, que es menos profunda que la segunda capa n. Por lo tanto, la segunda capa n y la capa p se pueden hacer mediante el uso de la misma máscara, mientras que para la fabricación de la primera capa n se necesita otra máscara.
En una alternativa, también descrita en el documento EP 0 837 508 la primera capa n se produce después de la segunda capa n, produciéndose la segunda capa n por una máscara e implantándose/difundiéndose como se ha descrito anteriormente. Después de producir la segunda capa n, se crea una película aislante en el electrodo de compuerta y con estructura fotorresistente. La primera capa n-se puede procesar también antes de la película aislante. Para la producción de la primera capa n, se imparten directamente iones de fósforo de alta energía a través del orificio abierto, que está limitado por la fotorresistencia y que por lo tanto es menor que el orificio utilizado como una máscara para la segunda capa n. Los iones se implantan directamente en la profundidad entre la segunda capa n y la capa (n-). El implante de iones de fósforo de alta energía es un proceso complejo para profundidades superiores a 1 µm como se requiere en la celda del IGBT y el proceso requiere también la alineación precisa de la máscara con el fin de colocar el fósforo en el centro de la celda.
El documento JP 03-205832 se refiere a un dispositivo de MOSFET, que comprende un área fuertemente dopada con n en el región entre las regiones de origen dopadas con n, pero por debajo de la región de base dopada con p.
El documento US 2004/0065934 muestra un MOSFET, en el que la región de base p tiene un dopaje p y se circunda por otra región dopada más fuertemente.
Divulgación de la invención
Un objeto de la invención es proporcionar un método para la fabricación de un dispositivo semiconductor de energía con pocas pérdidas en el modo activado y gran capacidad en el SOA, que sea más fácil de realizar que los métodos conocidos en la técnica anterior y que por lo tanto evite las etapas de fabricación delicadas.
Este objeto se consigue mediante un método para la fabricación de un dispositivo semiconductor de energía de acuerdo con la reivindicación 1.
El método de la invención para la fabricación de un dispositivo semiconductor de energía comprende las siguientes etapas:
− se produce una primera capa de oxido en un primer lado principal de un sustrato de un primer tipo de
conductividad,
− se produce una capa de electrodos de compuerta estructurada con al menos una abertura en el primer lado
principal en la parte superior de la primera capa de óxido,
− se implanta un primer dopante del primer tipo de conductividad en el sustrato en el primer lado principal
utilizando la capa de electrodos de compuerta estructurada como una máscara,
− se difunde el primer dopante en el substrato,
− se implanta un segundo dopante de un segundo tipo de conductividad en el sustrato en el primer lado
principal, y
− se difunde el segundo dopante en el substrato, caracterizado por que
− después de la difusión del primer dopante en el sustrato y antes de implantar el segundo dopante en el
sustrato, se retira parcialmente la primera capa de óxido, lo que da como resultado una capa de óxido de
compuerta, y por que
− la capa de electrodos de compuerta estructurada se utiliza como una máscara para la implantación del
segundo dopante.
El método de la invención para la fabricación de un dispositivo semiconductor de energía, en particular, un IGBT o MOSFET, tiene la ventaja de que una sólo se necesita una máscara para la fabricación de la capa de base, realizada mediante la implantación y difusión del primer dopante del primer tipo de conductividad, y la capa de potenciación, realizada por la implantación y difusión del segundo dopante del segundo tipo de conductividad. Estas capas se auto-alinean utilizando la capa de electrodos de compuerta estructurada como una máscara.
Se ha encontrado, sorprendentemente, que debido a la eliminación de la primera capa de óxido por encima de las aberturas de la capa de electrodos de compuerta estructurada tras la difusión del primer dopante y antes de la implantación del segundo dopante, se consigue una capa de base del segundo tipo de conductividad, que tiene una profundidad menor en la área central por debajo de la superficie de contacto con el electrodo emisor y una mayor profundidad en la área periférica de la capa de base del segundo tipo de conductividad.
Una variación de este tipo del perfil de la capa de base permite el uso del dispositivo semiconductor con pocas pérdidas en el modo activado y alta capacidad en la SOA. El método se utiliza preferiblemente para la fabricación de los IGBT y MOSFET.
Breve descripción de los dibujos
El contenido de la invención se explicará con más detalle en el siguiente texto haciendo referencia a los dibujos adjuntos, en los que:
La Figura 1: muestra un dispositivo semiconductor de compuerta aislada de acuerdo con la invención, y Las Figuras 2-10: muestran las diferentes etapas del método para la fabricación de un dispositivo semiconductor de acuerdo con la invención.
Los símbolos de referencia utilizados en las Figuras y su significado se resumen en la lista de símbolos de referencia. Por lo general, las partes iguales o de funcionamiento similar tienen los símbolos de referencia. Las realizaciones descritas son simplemente ejemplos y no deben limitar la invención.
Modos de realizar la invención
En la Figura 1 se muestra un dispositivo semiconductor de energía de acuerdo con la invención. Un IGBT se muestra con una capa de derivación dopada con poco (n-) 12. La capa de derivación 12 tiene un primer lado principal y un segundo lado principal, que está dispuesto frente al primer lado principal. El segundo lado principal es un lado del colector 121, en el que se dispone una capa de amortiguación dopada con n 9, cuya capa de amortiguación 9 tiene un dopaje mayor que la capa de derivación 12. En la capa de amortiguación 9, en el lado opuesto el lado, en el que se dispone la capa de derivación 12 se dispone una capa del colector dopada con p 10 y un electrodo de colector 11 en la parte superior de la capa del colector 10.
En el primer lado principal, que es un lado emisor 122, se dispone una región de base dopada con p 5, que está incrustada en una capa de potenciación dopada con n 4. La capa de potenciación 4 tiene un dopaje mayor que la capa de derivación 12 y separa la región de base 5 de la capa de derivación 12. En el lado emisor 122 se dispone una capa de óxido de compuerta 2, que se fabrica típicamente de SiO2. La capa de óxido de compuerta 2 se estructura por una abertura de óxido, que deja una parte de la superficie de la región de base 5 al descubierto por la capa de óxido de compuerta 2. En la parte superior de la capa de óxido de compuerta 2 se dispone una capa de electrodos de compuerta 3, fabricada por lo general de polisilicio. La capa de electrodos de compuerta 3 tiene una abertura 31 en el mismo lugar y, preferiblemente, del mismo tamaño que la capa de óxido 2. La capa de electrodos de compuerta 3 y la capa de óxido de compuerta 2 se cubren con una capa aislante 7. Un electrodo emisor 8 se dispone después en la parte superior de la capa aislante 7 y en la abertura 31 de la capa de óxido de compuerta 2 y la capa de electrodos de compuerta 3 cubiertas por la capa de aislamiento 7. Dentro de la región de base dopada con p 5 se disponen regiones de origen fuertemente dopadas con (n+) 6, que están en contacto con el electrodo emisor 8 en el área de la abertura 31 y que se extienden en la superficie del lado emisor 122 hasta una región por debajo de la capa de electrodos de compuerta 3.
Por lo general, la capa de derivación 12, la región de base 5, la región de potenciación 4 y las regiones de origen 6 forman una superficie plana común.
La región de base 5 tiene una profundidad 53 en la área central, que es menor que la profundidad máxima 54 de la región de base 5, que se encuentra fuera del área central, es decir, en la área periférica de la región de base 5.
El método de la invención para la fabricación de un dispositivo semiconductor de energía se muestra en las Figuras. 2 a 10. El método comprende las siguientes etapas de fabricación. Como se muestra en la Figura 2, el método se inicia con un sustrato ligeramente dopado con (n-) 1, que tiene un lado del colector 121 (no se muestra en la Figura) y un lado emisor 122 opuesto al lado del colector 121. Como se muestra en la Figura 3 se crea una primera capa de óxido 22 que cubre completamente el sustrato 1 en el lado emisor 122. Como se muestra en la Figura 4 se produce una capa eléctricamente conductora 32 en la parte superior de la primera capa de óxido 22. La capa eléctricamente conductora 32 cubre la primera capa de óxido 22 completamente. De acuerdo con la Figura 5, se graba al agua fuerte una abertura 31 en forma de un orificio pasante en la capa eléctricamente conductora 32, lo que da como resultado una capa de electrodos de compuerta 3, de modo que parte de la capa de óxido 22 está ahora descubierta.
El primer dopante del tipo de conductividad n se implanta en el sustrato 1 (mostrado por las flechas 42 en la Figura 6) utilizando la capa de electrodos de compuerta estructurada 3 con su abertura 31 como una máscara, lo que da como resultado una primera región de dopado con n 41, el dopaje de la primera región de implante 41 siendo mayor que el dopaje de la capa de derivación 12. Posteriormente, el primer dopante implantado se difunde en el sustrato 1 (mostrado por las flechas 43 en la Figura 7), lo que da como resultado una capa de potenciación 4. Los iones de fósforo o de arsénico se utilizan preferiblemente como el primer dopante, preferiblemente los iones de fósforo. E primer dopante se implementa preferiblemente con una energía de 40 a 150 keV y/o una dosis de 1 * 1012 -1 * 1014/cm 2. El primer dopante se impulsa en en el sustrato de 1 a una profundidad entre 1 µm y 10 µm, en particular entre 1 y 8 µm, y en particular entre 1 y 6 µm.
Después de crear la capa de potenciación 4, se elimina parcialmente la primera capa de óxido 22 en aquellas áreas en las que se dispone la abertura 31 de la capa de electrodos de compuerta estructurada 3, por lo general mediante el grabado al agua fuerte (se muestra con una línea punteada 21 en la Figura 8). Posteriormente, se implanta el segundo dopante del tipo de conductividad p en la región de base 5 (que se muestra por las flechas 55 en la Figura 9) mediante la capa de de electrodos de compuerta de óxido estructurada 3 con su abertura 31 como una máscara, lo que da como resultado una segunda región de 51. Posteriormente, el segundo dopante implantado se difunde en la región de base 5 (que se muestra por las flechas 52 en la Figura 10). El segundo dopante es preferiblemente iones de boro, de aluminio, de galio o de indio, preferentemente los iones de boro. El segundo dopante se implanta son preferiblemente con una energía de 20 a 120 keV y/o una dosis de 5 * 1013 -3 * 1014/cm2. El segundo dopante se lleva a una profundidad máxima 54 en un intervalo entre 0,5 µm y 9 µm, en particular entre 0,5 y 7 µm, y en particular entre 0,5 y 5 µm.
Debido a este proceso de fabricación, el segundo dopante se lleva al sustrato hasta una profundidad 53 en la área central (véase Figura 1), que es menos profunda que la profundidad máxima 54 de la región de base 5, que descansa en el área periférica, es decir, fuera del área central. Como se muestra en la Figura10, el segundo dopante no sólo se coloca en el sustrato 1 en una en una dirección perpendicular a la superficie, sino que se propagan lateralmente, reduciendo por tanto la cantidad del segundo dopante en el área central. Para el dopante boro, implantado con poca energía, se ha conseguido una profundidad 53 de la región de base 5 en el área central de 1,6 µm, en comparación con una profundidad máxima 54 fuera del área central 2,4 µm. La energía utilizada para la implantación de boro se encuentra normalmente entre 40 y 120 keV, en particular, entre 70 y 90 keV, en particular alrededor de 80 keV.
Por supuesto, también es posible hacer una capa de electrodos de compuerta estructurada 3 con al menos dos aberturas 31 y por lo tanto, crear al menos dos regiones de base 5, cada una rodeada por una capa de potenciación
4.
Se fabrican regiones de origen fuertemente dopadas con (n+) 6 y las capas en el lado del colector 121, es decir, la capa de amortiguación dopada con n 9, la capa del colector dopada con p 10 y el electrodo de colector 11 en cualquier etapa de fabricación adecuada y mediante cualquier método de fabricación adecuado.
Es posible la aplicación de la invención de un método para la fabricación de dispositivos semiconductores, en los que el tipo de conductividad de todas las capas se invierte, es decir, con un sustrato ligeramente dopado con (p-), etc.
La invención se ha elaborado para semiconductores planos, pero el método de la invención se puede aplicar también en semiconductores de compuerta de zanjas. Además, la invención se puede aplicar también a otros tipos de semiconductores como los MOSFET.
Lista de referencias
1: sustrato
2: capa de óxido de compuerta
21: área
22: primera capa de óxido
3: capa de electrodos de compuerta
32: capa eléctricamente conductora
31: abertura
4: capa de potenciación
41: primera región de implante 41': implantación del primer dopante
42: difusión del primer dopante
5: región de base
51: segunda región de implante 51': implantación del segundo dopante
52: difusión del segundo dopante
53: profundidad de difusión del segundo dopante en el área central
54: profundidad máxima de difusión del segundo dopante
6: región de origen
7: capa de aislamiento
8: electrodo emisor
9: capa de amortiguación
10: capa del colector
11: electrodo de colector
12: capa de derivación
121: lado del colector
122: lado del emisor

Claims (8)

  1. REIVINDICACIONES
    1.
    Método para la fabricación de un dispositivo semiconductor de energía, que comprende las siguientes etapas de fabricación:
    Se produce una primera capa de óxido (22) se produce en un primer lado principal de un sustrato (1) de un primer tipo de conductividad, se produce una capa de electrodos de compuerta (3, 3') con al menos una abertura (31) en el primer lado principal en la parte superior de la primera capa de óxido (22), Se implanta un primer dopante del primer tipo de conductividad en el sustrato (1) en el primer lado principal utilizando la capa de electrodos de compuerta (3, 3') como una máscara, Se difunde el primer dopante en el substrato (1), se implanta un segundo dopante de un segundo tipo de conductividad en el sustrato (1) en el primer lado principal y Se difunde el segundo dopante en el substrato (1), caracterizado por que después de la difusión del primer dopante en el sustrato (1) y antes de implantar el segundo dopante en el sustrato (1) se elimina parcialmente la primera capa de óxido (22), y por que la capa de electrodos de compuerta (3, 3') se utiliza como una máscara para la implantación del segundo dopante.
  2. 2.
    Método de acuerdo con la reivindicación 1, caracterizado por que la primera capa de óxido (22) se retira en aquellas áreas, en las que se dispone al menos una abertura (31) de la capa de electrodos de compuerta (3, 3'), lo que da como resultado una capa de óxido de compuerta (2).
  3. 3.
    Método de acuerdo con la reivindicación 1 ó 2, caracterizado por que el primer dopante son iones de fósforo y/o de arsénico.
  4. 4.
    Método de acuerdo con cualquiera de las reivindicaciones 1 a 3, caracterizado por que el primer dopante se implantan con una energía de 40 a 150 keV y/o una dosis de 1 * 1012 -1 * 1014/cm2 (1 cm = 0,01 m).
  5. 5.
    Método de acuerdo con cualquiera de las reivindicaciones 1 a 4, caracterizado por que el primer dopante se difunde en el sustrato (1) a una profundidad de al menos 1 µm, y a un máximo de 10 µm, en particular, a un máximo de 8 µm, y en particular a un máximo de 6 µm.
  6. 6.
    Método de acuerdo con cualquiera de las reivindicaciones 1 a 3, caracterizado por que el segundo dopante son iones de boro, aluminio, galio y/o de indio.
  7. 7.
    Método de acuerdo con cualquiera de las reivindicaciones 1 a 3, caracterizado por que el segundo dopante se implanta con una energía de 20 a 120 keV y/o una dosis de 5 * 1013 -3 * 1014/cm2 (1 cm = 0,01 m).
  8. 8.
    Método de acuerdo con cualquiera de las reivindicaciones 1 a 3, caracterizado por que el segundo dopante se difunde en el sustrato (1) a una profundidad máxima (54) en el intervalo entre 0,5 µmy 9 µm, en particular entre 0,5 µm y 7 µm, y en particular entre 0,5 µm y 5 µm.
ES08171450T 2008-12-12 2008-12-12 Método para la fabricación de un dispositivo semiconductor de energía. Active ES2364870T3 (es)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP08171450A EP2197025B1 (en) 2008-12-12 2008-12-12 Method for manufacturing a power semiconductor device

Publications (1)

Publication Number Publication Date
ES2364870T3 true ES2364870T3 (es) 2011-09-15

Family

ID=40352270

Family Applications (1)

Application Number Title Priority Date Filing Date
ES08171450T Active ES2364870T3 (es) 2008-12-12 2008-12-12 Método para la fabricación de un dispositivo semiconductor de energía.

Country Status (8)

Country Link
US (1) US8324062B2 (es)
EP (1) EP2197025B1 (es)
JP (1) JP5791870B2 (es)
CN (1) CN101770949B (es)
AT (1) ATE507581T1 (es)
DE (1) DE602008006579D1 (es)
ES (1) ES2364870T3 (es)
RU (1) RU2510099C2 (es)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2496067B (en) * 2010-06-17 2014-12-24 Abb Technology Ag Power semiconductor device
CN103839989A (zh) * 2012-11-23 2014-06-04 中国科学院微电子研究所 一种带缓冲层的低压igbt及其制作方法
CN103839988A (zh) * 2012-11-23 2014-06-04 中国科学院微电子研究所 Empt-ti-igbt器件的结构及其制备方法
CN103872115A (zh) * 2012-12-13 2014-06-18 中国科学院微电子研究所 一种增强微穿通型igbt

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3756861A (en) * 1972-03-13 1973-09-04 Bell Telephone Labor Inc Bipolar transistors and method of manufacture
JPS57134855U (es) * 1981-02-17 1982-08-23
US5091336A (en) * 1985-09-09 1992-02-25 Harris Corporation Method of making a high breakdown active device structure with low series resistance
JPH03205832A (ja) * 1990-01-08 1991-09-09 Hitachi Ltd 絶縁ゲート形半導体装置とその製造方法
DE69029942T2 (de) * 1990-10-16 1997-08-28 Sgs Thomson Microelectronics Verfahren zur Herstellung von MOS-Leistungstransistoren mit vertikalem Strom
EP0772242B1 (en) * 1995-10-30 2006-04-05 STMicroelectronics S.r.l. Single feature size MOS technology power device
JPH10178174A (ja) * 1996-10-18 1998-06-30 Hitachi Ltd 半導体装置及びそれを使った電力変換装置
EP1895595B8 (en) 1996-10-18 2013-11-06 Hitachi, Ltd. Semiconductor device and electric power conversion apparatus therewith
US6121089A (en) * 1997-10-17 2000-09-19 Intersil Corporation Methods of forming power semiconductor devices having merged split-well body regions therein
DE59914556D1 (de) * 1998-12-04 2007-12-27 Infineon Technologies Ag Leistungshalbleiterschalter
US6137139A (en) * 1999-06-03 2000-10-24 Intersil Corporation Low voltage dual-well MOS device having high ruggedness, low on-resistance, and improved body diode reverse recovery
US20020179968A1 (en) * 2001-05-30 2002-12-05 Frank Pfirsch Power semiconductor component, compensation component, power transistor, and method for producing power semiconductor components
JP3431909B2 (ja) * 2001-08-21 2003-07-28 沖電気工業株式会社 Ｌｄｍｏｓトランジスタの製造方法
JP5134746B2 (ja) * 2001-09-20 2013-01-30 新電元工業株式会社 電界効果トランジスタの製造方法
US6835993B2 (en) * 2002-08-27 2004-12-28 International Rectifier Corporation Bidirectional shallow trench superjunction device with resurf region
JP3914120B2 (ja) * 2002-09-04 2007-05-16 株式会社日立製作所 半導体装置およびそれを用いる電力変換装置
KR100512464B1 (ko) * 2002-12-30 2005-09-07 동부아남반도체 주식회사 이이피롬 소자 제조방법
US6965146B1 (en) * 2004-11-29 2005-11-15 Silicon-Based Technology Corp. Self-aligned planar DMOS transistor structure and its manufacturing methods
US7351637B2 (en) * 2006-04-10 2008-04-01 General Electric Company Semiconductor transistors having reduced channel widths and methods of fabricating same
RU2361318C2 (ru) * 2006-07-18 2009-07-10 Федеральное Государственное Унитарное Предприятие "Научно-Производственное Предприятие "Пульсар" Способ изготовления мощных полевых транзисторов с изолированным затвором

Also Published As

Publication number Publication date
ATE507581T1 (de) 2011-05-15
RU2510099C2 (ru) 2014-03-20
US20100151650A1 (en) 2010-06-17
JP5791870B2 (ja) 2015-10-07
US8324062B2 (en) 2012-12-04
DE602008006579D1 (de) 2011-06-09
CN101770949A (zh) 2010-07-07
CN101770949B (zh) 2014-11-19
EP2197025B1 (en) 2011-04-27
EP2197025A1 (en) 2010-06-16
RU2009146073A (ru) 2011-06-20
JP2010141339A (ja) 2010-06-24

Similar Documents

Publication Publication Date Title
JP3684962B2 (ja) 半導体装置の製造方法
US7041560B2 (en) Method of manufacturing a superjunction device with conventional terminations
EP0694960B1 (en) Process for the localized reduction of the lifetime of charge carriers
EP2215659B1 (en) Reverse-conducting insulated gate bipolar transistor and corresponding manufacturing method
JP5554417B2 (ja) トレンチゲートパワー半導体装置及びその製造方法
JP2013062344A (ja) 半導体装置およびその製造方法
JPH1027807A (ja) 半導体デバイス製造方法
US11824090B2 (en) Back side dopant activation in field stop IGBT
JP2005510088A (ja) 多結晶シリコンソースコンタクト構造を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイス
JP4904625B2 (ja) 半導体装置
JPH0969528A (ja) 半導体装置およびその製造方法
CN213340375U (zh) 功率器件
JP6660611B2 (ja) 半導体装置および半導体装置の製造方法
ES2364870T3 (es) Método para la fabricación de un dispositivo semiconductor de energía.
JP4088011B2 (ja) 半導体装置及びその製造方法
JP7278914B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
WO2021210293A1 (ja) 半導体装置および半導体装置の製造方法
JP7403386B2 (ja) 半導体装置
JP7364027B2 (ja) 半導体装置およびその製造方法
JPH10335630A (ja) 半導体装置及びその製造方法
JP7508764B2 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
KR101928253B1 (ko) 전력 반도체 소자의 제조 방법
JP2024054899A (ja) 半導体装置の製造方法
KR102196856B1 (ko) 파워 소자 및 그의 제조 방법
JP2022072843A (ja) 半導体装置