JP5791870B2 - 半導体装置を製造するための方法 - Google Patents

半導体装置を製造するための方法 Download PDF

Info

Publication number
JP5791870B2
JP5791870B2 JP2009282738A JP2009282738A JP5791870B2 JP 5791870 B2 JP5791870 B2 JP 5791870B2 JP 2009282738 A JP2009282738 A JP 2009282738A JP 2009282738 A JP2009282738 A JP 2009282738A JP 5791870 B2 JP5791870 B2 JP 5791870B2
Authority
JP
Japan
Prior art keywords
dopant
layer
substrate
region
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009282738A
Other languages
English (en)
Other versions
JP2010141339A (ja
Inventor
アルノスト・コプタ
ムナフ・ラヒモ
Original Assignee
アーベーベー・テヒノロギー・アーゲー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by アーベーベー・テヒノロギー・アーゲー filed Critical アーベーベー・テヒノロギー・アーゲー
Publication of JP2010141339A publication Critical patent/JP2010141339A/ja
Application granted granted Critical
Publication of JP5791870B2 publication Critical patent/JP5791870B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thyristors (AREA)
  • Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)
  • Apparatuses And Processes For Manufacturing Resistors (AREA)
  • Die Bonding (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本発明は、パワー・エレクトロニクスの分野に係り、特に、独立請求項の前書き部分に基づく半導体装置を製造するための方法に係る。
従来技術のＩＧＢＴは、低く（ｎ−）ドープされたドリフト層と、コレクタ・サイドでより高くｎドープされたバッファ層を有し、それに続いて、コレクタ層を有している。ドリフト層のエミッタ・サイドは、コレクタ・サイドの反対側にあって、その上にｐベース層が配置されている。ＩＧＢＴは、これまで、ｎドープされたエンハンスメント層の導入により改良されてきた。このエンハンスメント層は、ｐベース層と（ｎ−）ドリフト層の間に配置され、且つこれら二つの層を分割する。これは、改良された安全動作領域（ＳＯＡ）及び低いオン状態の損失を備えたＩＧＢＴをもたらす。アクティブ・セルの近傍のキャリア濃度は、そのようなエンハンスメント層により増大される。金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の場合、そのようなエンハンスメント層は、接合電界効果トランジスタ（ＪＦＥＴ：junction field-effect transistor）効果の減少、及び低いオン状態の損失をもたらす。
もし、上記のようなｎエンハンスメント層を備えたＩＧＢＴのために、ｐベース層がセルのエッジでセルの中央領域と比べて高い深さを有している場合、ｐｎ接合に対するこのプロファイルは、ピーク場をセルの周囲からエミッタ電極のコンタクト領域の直接に下側の領域へ移動させる。ピーク場のこの位置は、ＩＧＢＴに対して、並びにＭＯＳＦＥＴに対して、遥かに高いＳＯＡターン・オフ電流能力をもたらし、そして、場で生成されたホールが、直接にエミッタ電極のコンタクト領域の方へ移動することができると言うことのために、（ｎ＋）ソース領域の近傍のクリティカルな領域が失われ、それは、寄生トランジスタ、及びＩＧＢＴ及びＭＯＳＦＥＴのためのトランジスタの始動を、それぞれ、もたらすことになる。
EP 0 837 508 には、そのような調整されたｐベース層プロファイルを備えた絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）を製造するための方法について、記載されている。（ｐ＋）基板の上に、第一のｎバッファ層が、そしてそれに続いて（ｎ−）層が、エピタキシャル成長により形成される。その後で、厚いゲート酸化物層が（ｎ−）層の上に形成され、そして、デザインされたパターンに形成される。その後で、薄いゲート酸化物層が、厚い酸化物層が形成されていない領域の中で、（ｎ−）層のトップの上に形成され、次いで、ゲート電極として、ゲート酸化物層の上にポリシリコン層が形成される。その後で、オープン・ホールが、薄いゲート酸化物層及びポリシリコン層の中に形成される。
燐が、（ｎ−）層の中に、オープン・ホールを介して注入され、そして、ポリシリコン層の中の孔をマスクとして用いて、（ｎ−）層の中に拡散されて、第一のｎ層がもたらされる。その後で、上記の孔が拡大され、そして、燐が再び注入され、拡散されて、第二のｎ層がもたらされる。第一のｎ層の深さは、第二のｎ層の深さより深い。次に、硼素が、ポリシリコン層の同一のマスクを用いて注入され、そして、拡散されて、ｐ層がもたらされる。このｐ層は、第二のｎ層より深くない。このようにして、第二のｎ層及びｐ層が、同一のマスクを用いることにより作られることが可能になる。これに対して、第一のｎ層の製造に対しては、他のマスクが必要とされる。
それに代わって、この EP 0 837 508 の中にはまた、第一のｎ層が第二のｎ層の後に作られ、第二のｎ層がマスクにより作られ、それから、上記のように注入／拡散を行うことについても、記載されている。第二のｎ層を作った後に、インプランテーション・フィルムがゲート電極の上に作り出され、フォトレジストにより構造が与えられる。第一の（ｎ−）層は、インプランテーション・フィルムの前に加工されることも可能である。第一のｎ層を製造するために、高いエネルギーの燐イオンがオープン・ホールから直接に注入され、このオープン・ホールは、フォトレジストにより制限され、且つそのために、第二のｎ層のためのマスクとして使用される孔より小さい。イオンが、第二のｎ層と（ｎ−）層の間の深さの中に直接に注入される。高いエネルギーの燐イオンの注入は、１μｍを超える深さに対して、ＩＧＢＴセルで要求されるような複雑なプロセスであり、そして、このプロセスはまた、燐をセルの中央に配置するために正確なマスクの位置合わせを必要とする。
JP 03-205 832 には、ＭＯＳＦＥＴデバイスについて記載されている、このＭＯＳＦＥＴデバイスは、ｎドープされたソース領域の間の領域の中に高濃度にｎドープされた領域を有しているが、それは、ｐドープされたベース領域の下側である。
US 2004/0 065 934 には、ＭＯＳＦＥＴが示されている。このＭＯＳＦＥＴにおいて、ｐベース領域は、ｐドーピングを有し、且つ他のより多くドープされたｐ領域より取り囲まれている。
欧州特許出願公開第 EP 0 837 508 号明細書 特開 2003-205 832 号公報 米国特許出願公開第 US 2004/0 065 934 号明細書
本発明の目的は、低いオン状態の損失及び高いＳＯＡ能力を備えた、半導体装置を製造するための方法を提供することにある。この方法は、従来技術から知られている方法と比べて、実施することが容易であって、従って、デリケートな製造ステップを含んでいない。
この目的は、請求項１に基づく半導体装置を製造するための方法により実現される。
半導体装置を製造するための本発明の方法は、以下のステップを有している：
− 第一の酸化物層が、第一の導電性タイプの基板の第一のメインサイドの上に作られ；
− 少なくとも一つの開口を備えた、成形された（structured）ゲート電極層が、第一の酸化物層のトップの上の第一のメインサイドの上に作られ；
− 第一の導電性タイプの第一のドーパントが、前記成形されたゲート電極層をマスクとして用いて、第一のメインサイドで基板の中に注入され；
− 第一のドーパントが基板の中に拡散され；
− 第二の導電性タイプの第二のドーパントが、第一のメインサイドで基板の中に注入され；
− 第二のドーパントが基板の中に拡散される；
方法において、
− 第一のドーパントを基板の中に拡散させた後、且つ第二のドーパントを基板の中に注入する前に、第一の酸化物層が部分的に取り除かれて、ゲート酸化物層がもたらされること；及び、
− 前記成形されたゲート電極層が、第二のドーパントを注入するためのマスクとして使用されること；
を特徴とする方法。
半導体装置、特に、ＩＧＢＴまたはＭＯＳＦＥＴを製造するための本発明の方法は、次のような優位性を有している：即ち、一つの単一のマスクが、第一の導電性タイプの第一のドーパントの注入及び拡散により作られたベース層、及び、第二の導電性タイプの第二のドーパントの注入及び拡散により作られたエンハンスメント層の製造のために必要とされる。これらの層は、前記成形されたゲート電極層をマスクとして用いることにより、自己整合される。
驚くべきことに、以下のことが、見出された：即ち、第一のドーパントの拡散の後、且つ第二のドーパントの注入の前に、前記成形されたゲート電極層の開口の上方にある第一の酸化物層の除去のために、第二の導電性タイプのベース層が実現され、このベース層は、エミッタ電極へのコンタクト領域の下側の、中央領域の中で、より浅い深さを有し、且つ、第二の導電性タイプのベース層の周辺領域の中でより深い深さを有している。
そのような、ベース・プロファイルの変動は、低いオン状態の損失及び高いＳＯＡ能力を備えた半導体デバイスを動作させることを可能にする。この方法は、好ましくは、ＩＧＢＴ及びＭＯＳＦＥＴの製造のために使用される。
図１は、本発明に基づく絶縁ゲート半導体デバイスを示す； 図２は、本発明に基づく半導体デバイスを製造するための方法の異なるステップを示す。 図３は、本発明に基づく半導体デバイスを製造するための方法の異なるステップを示す。 図４は、本発明に基づく半導体デバイスを製造するための方法の異なるステップを示す。 図５は、本発明に基づく半導体デバイスを製造するための方法の異なるステップを示す。 図６は、本発明に基づく半導体デバイスを製造するための方法の異なるステップを示す。 図７は、本発明に基づく半導体デバイスを製造するための方法の異なるステップを示す。 図８は、本発明に基づく半導体デバイスを製造するための方法の異なるステップを示す。 図９は、本発明に基づく半導体デバイスを製造するための方法の異なるステップを示す。 図１０は、本発明に基づく半導体デバイスを製造するための方法の異なるステップを示す。
本発明の主題が、以下のテクストにおいて、添付図面を参照しながら、より詳細に説明される。
これらの図面の中で使用されている参照符号、及びそれらの意味は、参照符号のリストの中にまとめられている。一般的に、同様なまたは同様な機能の部分に対して、同一の参照符号が付されている。記載された実施形態は、例として示されたものであって、本発明を限定するものではない。
図１の中に、本発明に基づく半導体装置が示されている。低い（ｎ−）ドープされたドリフト層１２を備えたＩＧＢＴが示されている。ドリフト層１２は、第一のメインサイド、及び第一のメインサイドの反対側にある第二のメインサイドを有している。第二のメインサイドは、コレクタ・サイド１２１であって、その上にｎドープされたバッファ層９が配置され、このバッファ層９は、ドリフト層１２と比べて高いドーピングを有している。バッファ層９の上には、ドリフト層１２が配置されたサイドの反対側のサイドに、コレクタ電極１１が配置され、コレクタ層１０のトップの上に、ｐドープされたコレクタ層１０が配置されている。
第一のメインサイド、即ちエミッタ・サイド１２２には、ｐドープされたベース領域５が配置され、このベース領域は、ｎドープされたエンハンスメント層４の中に埋め込まれている。エンハンスメント層４は、ドリフト層１２と比べて高いドーピングを有していて、それが、ベース領域５をドリフト層１２から分離している。エミッタ・サイド１２２には、ゲート酸化物層２が配置され、このゲート酸化物は、典型的には、ＳｉＯ２で作られている。ゲート酸化物層２は、酸化物開口により成形され、この酸化物開口は、ベース領域５の表面の一部を、ゲート酸化物層２により覆われていない状態で残す。
ゲート酸化物層２のトップの上に、ゲート電極層３（典型的にはポリシリコンで作られている）が配置される。ゲート電極層３は、同一の位置に開口３１を有していて、それは、好ましくは、酸化物層２と同一のサイズの開口である。ゲート電極層３及びゲート酸化物層２は、注入層７により覆われている。エミッタ電極８が、その後で、注入層７のトップの上、及びゲート酸化物層２及び注入層７により覆われたゲート電極層３の開口３１の中に、配置される。ｐドープされたベース領域５の中に、高濃度に（ｎ＋）ドープされたソース領域６が配置され、これらのソース領域は、開口３１の領域内でエミッタ電極８と接触し、且つ、エミッタ・サイド１２２の表面で、ゲート電極層３の下側の領域まで、延びている。
典型的には、ドリフト層１２、ベース領域５、エンハンスメント領域４、及びソース領域６が、一つの共通のプレーナ表面を形成する。
ベース領域５は、中央領域に、ベース領域５の最大深さ５４より低い深さ５３を有していて、このベース領域は、中央領域の外側にあり、即ち、ベース領域５の周辺領域にある。
半導体装置を製造するための本発明の方法が、図２から１０に示されている。この方法は、以下のような製造ステップを有している。
図２に示されているように、この方法は、低（ｎ−）ドープされた（lightly n- doped）基板１から始まる。この基板は、コレクタ・サイド１２１（図面の中に示されていない）、及びコレクタ・サイド１２１の反対側のエミッタ・サイド１２２を有している。図３に示されているように、エミッタ・サイド１２２の上で基板１の上を完全に覆う第一の酸化物層２２が、作り出される。図４に示されているように、導電性の層３２が第一の酸化物層２２のトップの上に作られる。導電性の層３２は、第一の酸化物層２２の上を完全に覆う。図５によれば、スルーホールの形態の開口３１が、導電性の層３２の中にエッチングされ、成形されたゲート電極層３がもたらされ、それによって、酸化物層２２の一部が、今や、覆われていないことになる。
ｎ導電性タイプの第一のドーパントが、上記の成形されたゲート電極層３を用いて、その開口３１をマスクとして用いて、基板１の中に注入され（図６の中で矢印４２により示されている）、第一のｎドープされた注入領域４１がもたらされ、第一の注入領域４１のドーピングは、ドリフト層１２のドーピングより高い。その後で、注入された第一のドーパントが基板１の中に拡散され（図７の中で矢印４３により示されている）、エンハンスメント層４がもたらされる。
燐および／または砒素イオンが、好ましくは、第一のドーパントとして使用され、好ましくは燐イオンが使用される。第一のドーパントは、好ましくは、４０〜１５０ｋｅＶのエネルギー、および／または、１＊１０12〜１＊１０14／ｃｍ2 のドーズ量で注入される。第一のドーパントは、１μｍと１０μｍの間、特に１μｍと８μｍの間、そして特にμｍと６μｍの間の深さまで、基板１の中に打ち込まれる。
エンハンスメント層４を作り出した後、第一の酸化物層２２は、上記の成形されたゲート電極層３の開口３１が、典型的にはエッチングにより配置された領域で、部分的に取り除かれる（図８の中で破線２１により示されている）。その後で、ｐ導電性タイプの第二のドーパントが、上記の成形された酸化物ゲート電極層３を用いて、その開口３１をマスクとして用いて、ベース領域５の中に注入され（図９の中で矢印５５により示されている）、第二の注入領域５１がもたらされる。その後で、注入された第二のドーパントが、ベース領域５の中に拡散される（図１０の中で矢印５２により示されている）。
第二のドーパントは、好ましくは、硼素、アルミニウム、ガリウム、および／または、インジウム・イオン、好ましくは、硼素イオンである。第二のドーパントは、好ましくは、２０〜１２０ｋｅＶのエネルギー、および／または、５＊１０13〜３＊１０14／ｃｍ2 のドーズ量で注入される。第二のドーパントは、０．５μｍと９μｍの間の範囲内、特に０．５と７μｍの間、そして特に０．５と５μｍの間の深さで、最大深さ５４の中に打ち込まれる。
この製造ステップ・プロセスのために、第二のドーパントは、中央領域の中で、深さ５３まで基板の中に打ち込まれる（図１を参照）。この深さは、ベース領域５の最大深さ５４より深くない、このベース領域は、周辺領域の中に、即ち、中央領域の外側にある。図１０に示されているように、第二のドーパントは、表面に対して垂直の方向に基板１の中に打ち込まれるのみではなく、横方向にも拡げられ、このようにして、中央領域の中の第二のドーパントの量を減少させる。低いエネルギーで注入された硼素ドーパントに対して、１．６μｍの中央領域の中での、ベース領域５の深さ５３が実現される、これは、中央領域の外側での２．４μｍの最大深さ５４と比較される。硼素注入のために使用されるエネルギーは、典型的に、４０と１２０ｋｅＶの間、特に、７０と９０ｋｅＶの間、特に、約８０ｋｅＶである。
もちろん、少なくとも二つの開口３１を備えた、成形されたゲート電極層３を作ることも、可能であり、それにより、それぞれエンハンスメント層４より取り囲まれた、少なくとも二つのベース領域５が作り出される。
高濃度に（ｎ＋）ドープされたソース領域６、及び、コレクタ・サイド１２１上の層、即ち、ｎドープされたバッファ層９、ｐドープされたコレクタ層１０、及びコレクタ電極１１が、適切な製造ステップで且つ適切な製造方法により製造される。
本発明を、全ての層の導電性タイプが逆転された半導体デバイス、即ち、軽く（ｐ−）ドープされた基板その他を備えた半導体デバイスを製造するための方法に適用することも可能である。
本発明は、以上において、プラナー半導体の例について詳細に記載されているが、本発明の方法は、トレンチ・ゲート半導体に適用されることも可能である。その他に、本発明は、ＭＯＳＦＥＴのような、他の半導体タイプに適用されることも可能である。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
[１]半導体装置を製造するための方法であって：
第一の酸化物層（２２）が、第一の導電性タイプの基板（１）の第一のメインサイドの上に作られ；
少なくとも一つの開口（３１）を備えたゲート電極層（３，３’）が、第一の酸化物層（２２）のトップの上の第一のメインサイドの上に作られ；
第一の導電性タイプの第一のドーパントが、ゲート電極層（３，３’）をマスクとして用いて、第一のメインサイドで基板（１）の中に注入され；
第一のドーパントが基板（１）の中に拡散され；
第二の導電性タイプの第二のドーパントが、第一のメインサイドで基板（１）の中に注入され；
第二のドーパントが、基板（１）の中に拡散される；
製造ステップを有する方法において、
基板（１）の中に第一のドーパントを拡散させた後、且つ基板（１）の中に第二のドーパントを注入する前に、第一の酸化物層（２２）が部分的に取り除かれること；及び、
ゲート電極層（３，３’）が、第二のドーパントを注入するためのマスクとして使用されること；
を特徴とする方法。
[２]下記特徴を有する前記[１]に記載の方法：
第一の酸化物層（２２）は、ゲート電極層（３，３’）の、前記少なくとも一つの開口（３１）が配置された領域の中で取り除かれ、ゲート酸化物層（２）がもたらされる。
[３]下記特徴を有する前記[１]または[２]に記載の方法：
第一のドーパントは、燐および／または砒素のイオンである。
[４]下記特徴を有する前記[１]から[３]のいずれか１つに記載の方法：
第一のドーパントは、４０〜１５０ｋｅＶのエネルギー、および／または、１＊１０ 12 〜１＊１０ 14 ｃｍ 2 のドーズ量で注入される。
[５]下記特徴を有する前記[１]から[４]のいずれか１つに記載の方法：
第一のドーパントは、少なくとも１μｍの深さまで、最大１０μｍで、特に最大８μｍで、そして特に最大６μｍで、基板（１）の中に拡散される。
[６]下記特徴を有する前記[１]から[３]のいずれか１つに記載の方法：
第二のドーパントは、硼素、アルミニウム、ガリウム、および／または、インジウムのイオンである。
[７]下記特徴を有する前記[１]から[３]のいずれか１つに記載の方法：
第二のドーパントは、２０〜１２０ｋｅＶのエネルギー、および／または、５＊１０ 13 〜３＊１０ 14 ／ｃｍ 2 のドーズ量で注入される。
[８]下記特徴を有する前記[１]から[３]のいずれか１つに記載の方法：
第二のドーパントは、０．５μｍと９μｍの間、特に０．５μｍと７μｍとの間、そして特に０．５μｍと５μｍの間の範囲内の最大深さ（５４）まで、基板（１）の中に拡散される。
１…基板、２…ゲート酸化物層、２１…領域、２２…第一の酸化物層、３…ゲート電極層、３２…導電性の層、３１…開口、４…エンハンスメント層、４１…第一の注入領域、４１’…第一のドーパントの注入、４２…第一のドーパントの拡散、５…ベース領域、５１…第二の注入領域、５１’…第二のドーパントの注入、５２…第二のドーパントの拡散、５３…中央領域内での第二のドーパントの拡散深さ、５４…最大第二のドーパントの拡散深さ、６…ソース領域、７…注入層、８…エミッタ電極、９…バッファ層、１０…コレクタ層、１１…コレクタ電極、１２…ドリフト層、１２１…コレクタ・サイド、１２２…エミッタ・サイド。

Claims (8)

  1. 半導体装置を製造するための方法であって、
    前記方法は、以下の製造ステップ、即ち、
    第一の酸化物層（２２）が、第一の導電性タイプの基板（１）の第一のメインサイド上に作られるステップと、
    少なくとも一つの開口（３１）を備えたゲート電極層（３，３’）が、前記第一の酸化物層（２２）の第一のメインサイド上に作られるステップと、
    第一の導電性タイプの第一のドーパントが、前記ゲート電極層（３，３’）をマスクとして用いて、前記少なくとも一つの開口（３１）と前記第一の酸化物層（２２）とを通して、第一のメインサイドで前記基板（１）中に注入されるステップと、
    注入された第一のドーパントが前記基板（１）中に拡散され、エンハンスメント領域（４）が形成されるステップと、
    前記少なくとも一つの開口(３１)が配置された領域の下の前記第一の酸化物層（２２）が取り除かれるステップと、
    第二の導電性タイプの第二のドーパントが、前記ゲート電極層（３，３’）をマスクとして用いて、前記第一の酸化物層（２２）は通すことなく、前記少なくとも一つの開口（３１）を通して、第一のメインサイドで前記エンハンスメント領域（４）中に注入されるステップと、ここで、第二のドーパントの注入に使用されたマスクは、前記第一のドーパントの注入に使用されたマスクに自己整合する、
    注入された第二のドーパントが、前記エンハンスメント領域（４）中に拡散され、ベース領域（５）が、前記エンハンスメント領域（４）内に形成されるステップと、
    を含み、
    その結果、前記ベース領域（５）は、中央領域において深さ（５３）を有し、
    前記中央領域における前記深さ（５３）は、前記ベース領域（５）の最大深さ（５４）より浅く、
    前記ベース領域（５）の最大深さ（５４）を有する箇所は、前記中央領域の外側にある、ことを特徴とする方法。
  2. 前記第一の酸化物層（２２）は、前記少なくとも一つの開口（３１）が配置された領域において取り除かれ、前記ゲート電極層（３，３’）と前記基板（１）との間に残った前記第一の酸化物層（２２）が、ゲート酸化物層（２）としてもたらされる、ことを特徴とする請求項１に記載の方法。
  3. 第一のドーパントは、燐または砒素のイオンである、ことを特徴とする請求項１または２に記載の方法。
  4. 第一のドーパントは、４０〜１５０ｋｅＶのエネルギー、および１＊１０12〜１＊１０14／ｃｍ2 のドーズ量、の少なくとも一方で注入される、ことを特徴とする請求項１乃至３の何れか１項に記載の方法。
  5. 第一のドーパントは、基板（１）の中に１乃至１０μｍの深さまで拡散される、ことを特徴とする請求項１乃至４の何れか１項に記載の方法。
  6. 第二のドーパントは、硼素、アルミニウム、ガリウム、または、インジウムのイオンである、ことを特徴とする請求項１乃至３の何れか１項に記載の方法。
  7. 第二のドーパントは、２０〜１２０ｋｅＶのエネルギー、および５＊１０13〜３＊１０14／ｃｍ2 のドーズ量、のうちの少なくとも一方で注入される、ことを特徴とする請求項１乃至３の何れか１項に記載の方法。
  8. 第二のドーパントは、基板（１）の中に０．５乃至９μｍの深さまで拡散される、ことを特徴とする請求項１乃至３の何れか１項に記載の方法。
JP2009282738A 2008-12-12 2009-12-14 半導体装置を製造するための方法 Active JP5791870B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP08171450.3 2008-12-12
EP08171450A EP2197025B1 (en) 2008-12-12 2008-12-12 Method for manufacturing a power semiconductor device

Publications (2)

Publication Number Publication Date
JP2010141339A JP2010141339A (ja) 2010-06-24
JP5791870B2 true JP5791870B2 (ja) 2015-10-07

Family

ID=40352270

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009282738A Active JP5791870B2 (ja) 2008-12-12 2009-12-14 半導体装置を製造するための方法

Country Status (8)

Country Link
US (1) US8324062B2 (ja)
EP (1) EP2197025B1 (ja)
JP (1) JP5791870B2 (ja)
CN (1) CN101770949B (ja)
AT (1) ATE507581T1 (ja)
DE (1) DE602008006579D1 (ja)
ES (1) ES2364870T3 (ja)
RU (1) RU2510099C2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011157814A2 (en) * 2010-06-17 2011-12-22 Abb Technology Ag Power semiconductor device
CN103839989A (zh) * 2012-11-23 2014-06-04 中国科学院微电子研究所 一种带缓冲层的低压igbt及其制作方法
CN103839988A (zh) * 2012-11-23 2014-06-04 中国科学院微电子研究所 Empt-ti-igbt器件的结构及其制备方法
CN103872115A (zh) * 2012-12-13 2014-06-18 中国科学院微电子研究所 一种增强微穿通型igbt

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3756861A (en) * 1972-03-13 1973-09-04 Bell Telephone Labor Inc Bipolar transistors and method of manufacture
JPS57134855U (ja) * 1981-02-17 1982-08-23
US5091336A (en) * 1985-09-09 1992-02-25 Harris Corporation Method of making a high breakdown active device structure with low series resistance
JPH03205832A (ja) * 1990-01-08 1991-09-09 Hitachi Ltd 絶縁ゲート形半導体装置とその製造方法
DE69029942T2 (de) * 1990-10-16 1997-08-28 Cons Ric Microelettronica Verfahren zur Herstellung von MOS-Leistungstransistoren mit vertikalem Strom
EP0772242B1 (en) * 1995-10-30 2006-04-05 STMicroelectronics S.r.l. Single feature size MOS technology power device
EP1895595B8 (en) 1996-10-18 2013-11-06 Hitachi, Ltd. Semiconductor device and electric power conversion apparatus therewith
JPH10178174A (ja) * 1996-10-18 1998-06-30 Hitachi Ltd 半導体装置及びそれを使った電力変換装置
US6121089A (en) * 1997-10-17 2000-09-19 Intersil Corporation Methods of forming power semiconductor devices having merged split-well body regions therein
EP1142026B1 (de) * 1998-12-04 2007-11-14 Infineon Technologies AG Leistungshalbleiterschalter
US6137139A (en) * 1999-06-03 2000-10-24 Intersil Corporation Low voltage dual-well MOS device having high ruggedness, low on-resistance, and improved body diode reverse recovery
US20020179968A1 (en) * 2001-05-30 2002-12-05 Frank Pfirsch Power semiconductor component, compensation component, power transistor, and method for producing power semiconductor components
JP3431909B2 (ja) * 2001-08-21 2003-07-28 沖電気工業株式会社 Ｌｄｍｏｓトランジスタの製造方法
JP5134746B2 (ja) * 2001-09-20 2013-01-30 新電元工業株式会社 電界効果トランジスタの製造方法
US6835993B2 (en) * 2002-08-27 2004-12-28 International Rectifier Corporation Bidirectional shallow trench superjunction device with resurf region
JP3914120B2 (ja) * 2002-09-04 2007-05-16 株式会社日立製作所 半導体装置およびそれを用いる電力変換装置
KR100512464B1 (ko) * 2002-12-30 2005-09-07 동부아남반도체 주식회사 이이피롬 소자 제조방법
US6965146B1 (en) * 2004-11-29 2005-11-15 Silicon-Based Technology Corp. Self-aligned planar DMOS transistor structure and its manufacturing methods
US7351637B2 (en) * 2006-04-10 2008-04-01 General Electric Company Semiconductor transistors having reduced channel widths and methods of fabricating same
RU2361318C2 (ru) * 2006-07-18 2009-07-10 Федеральное Государственное Унитарное Предприятие "Научно-Производственное Предприятие "Пульсар" Способ изготовления мощных полевых транзисторов с изолированным затвором

Also Published As

Publication number Publication date
CN101770949A (zh) 2010-07-07
CN101770949B (zh) 2014-11-19
EP2197025A1 (en) 2010-06-16
ES2364870T3 (es) 2011-09-15
RU2009146073A (ru) 2011-06-20
EP2197025B1 (en) 2011-04-27
RU2510099C2 (ru) 2014-03-20
DE602008006579D1 (de) 2011-06-09
US8324062B2 (en) 2012-12-04
ATE507581T1 (de) 2011-05-15
JP2010141339A (ja) 2010-06-24
US20100151650A1 (en) 2010-06-17

Similar Documents

Publication Publication Date Title
US6297104B1 (en) Methods to produce asymmetric MOSFET devices
US6251730B1 (en) Semiconductor power device manufacture
US6368921B1 (en) Manufacture of trench-gate semiconductor devices
US7569900B2 (en) Silicon carbide high breakdown voltage semiconductor device
US8435863B2 (en) Reverse-conducting semiconductor device and method for manufacturing such a reverse-conducting semiconductor device
JP2013062344A (ja) 半導体装置およびその製造方法
JPH1050997A (ja) Ｌｄｍｏｓデバイスおよび製造方法
JP2009105374A (ja) 半導体装置
JPH0969528A (ja) 半導体装置およびその製造方法
JP6700648B2 (ja) 半導体装置の製造方法
US7517759B2 (en) Method of fabricating metal oxide semiconductor device
JP5791870B2 (ja) 半導体装置を製造するための方法
KR20010013955A (ko) 전계-효과 반도체 소자의 제조
US20110068390A1 (en) Semiconductor device and method for manufacturing same
JP5834200B2 (ja) 半導体装置
KR20180104236A (ko) 전력 반도체 소자의 제조 방법
WO2006082618A1 (ja) 半導体装置およびその製造方法
KR20130119873A (ko) 파워 소자 및 그 제조방법
KR100910798B1 (ko) 불순물 주입층이 형성된 트랜치를 가지는 고전압용 트랜치절연 게이트 양극성 트랜지스터 및 그 제조방법
WO1997011497A1 (en) Fabrication method of vertical field effect transistor
KR101928253B1 (ko) 전력 반도체 소자의 제조 방법
CN216054715U (zh) 平面型vdmos器件
US10608099B2 (en) Methods of manufacturing semiconductor devices with a deep barrier layer
JP2000058834A (ja) 導電性強化型ｍｏｓ―ゲ―ト半導体装置の製造方法
JP5739657B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120927

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131219

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140317

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140320

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140519

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150402

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150707

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150805

R150 Certificate of patent or registration of utility model

Ref document number: 5791870

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350