JP2008153620A - 半導体装置 - Google Patents
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Abstract
【課題】アバランシェ耐量を向上させることができる半導体装置を提供する。
【解決手段】半導体装置の中央部である素子形成領域Mでは、垂直方向Yにnpn接合された半導体素子が形成されているが、半導体装置の終端領域Eには、n+型ソース層が形成されておらず、npn接合を備えたトランジスタは存在しない。終端領域Eにp型ベース層4に接続されて形成されたp型カラム層3の体積VEは、素子形成領域Mに形成されたp型カラム層3の体積VMよりも大きく形成されており、終端領域Eにおけるp−n間のネットチャージバランスは、素子形成領域Mのp−n間のネットチャージバランスに比べアンバランスである。
【選択図】図1
【解決手段】半導体装置の中央部である素子形成領域Mでは、垂直方向Yにnpn接合された半導体素子が形成されているが、半導体装置の終端領域Eには、n+型ソース層が形成されておらず、npn接合を備えたトランジスタは存在しない。終端領域Eにp型ベース層4に接続されて形成されたp型カラム層3の体積VEは、素子形成領域Mに形成されたp型カラム層3の体積VMよりも大きく形成されており、終端領域Eにおけるp−n間のネットチャージバランスは、素子形成領域Mのp−n間のネットチャージバランスに比べアンバランスである。
【選択図】図1
Description
本発明は、半導体装置に関し、特に、アバランシェ耐量を向上させる発明に関する。
近年、パワーMOSトランジスタは、高耐圧のスイッチング電源や移動通信機器等の省エネルギースイッチング分野において急速に市場を拡大している。このパワーMOSトランジスタは、パワーマネージメント回路や、リチウムイオン電池の安全回路に使用されるため、高耐圧化、低電圧駆動化、低オン抵抗化、及びスイッチング損失の低減化が求められる。
ここで、パワーMOSトランジスタのオン抵抗は、主にチャネル抵抗とドリフト抵抗からなり、従来より、このドリフト層の低抵抗化を実現するために、ドリフト層にp型層とn型層を交互に配置したスーパージャンクション構造が知られている。スーパージャンクション構造はp型カラム層とn型カラム層に含まれる不純物のネットチャージ量(正味電荷総量)を同等とすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたn型カラム層を通して電流を流すことで、材料限界を超えた低オン抵抗を実現するための構造である。耐圧を保持するためには、n型カラム層とp型カラム層の不純物量を精度良く制御する必要がある。
しかしながら、このようなスーパージャンクション構造を有する半導体装置を誘導負荷のスイッチング装置として用いると、誘導負荷をターンオフさせる際に誘導負荷から生じる逆起電力がp型ベース層と高濃度のn型ドリフト層により構成されるダイオードを逆バイアス状態とし、更に、n+型ソース層、p型ベース層、n+型半導体基板(ドレイン)をエミッタ、ベース、コレクタとする寄生のnpnトランジスタがターンオンすることにより、素子形成部で局所的に電流が発生し、素子が破壊するというアバランシェ破壊が生じる(特許文献1)。
特開2004−319732
アバランシェ耐量を向上させることができる半導体装置を提供する。
本発明の一態様に係る半導体装置は、第1導電型基板上にカラム状に交互に隣接して繰り返し配置された第1導電型層及び第2導電型層と、前記第1導電型層と前記第2導電型層との上に形成された第2導電型ベース層と、前記第2導電型ベース層の表面から前記第1導電型層に達するよう形成されたトレンチ溝と、前記トレンチ溝の側面及び底面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ溝の内側に形成されたゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記第2導電型ベース層の表面に形成された第1導電型拡散層と、前記第1導電型拡散層上に形成された第1主電極と、前記第1導電型基板の底面に形成された第2主電極と、を備え、前記第1導電型拡散層が形成された素子形成領域と、該素子形成領域の外周に設けられ前記第1導電型拡散層が形成されていない終端領域を有し、前記終端領域における前記第2導電型ベース層の下に形成されている前記第1導電型層と前記第1導電型層に隣接する前記第2導電型層との間の不純物のネットチャージ量のバランスは、前記素子形成領域における前記第1導電型層と前記第1導電型層に隣接する前記第2導電型層との間の不純物のネットチャージ量のバランスに比べてアンバランスであることを特徴とする。
また、本発明の他の一態様に係る半導体装置は、第1導電型基板上にカラム状に交互に隣接して繰り返し配置された第1導電型層及び第2導電型層と、前記第1導電型層と前記第2導電型層との上に形成された第2導電型ベース層と、前記第2導電型ベース層の表面から前記第1導電型層に達するよう形成されたトレンチ溝と、前記トレンチ溝の側面及び底面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ溝の内側に形成されたゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記第2導電型ベース層の表面に形成される第1導電型拡散層と、前記第1導電型拡散層上に形成された第1主電極と、前記第1導電型基板の底面に形成された第2主電極と、を備え、前記第1導電型拡散層が形成された素子形成領域と、該素子形成領域の外周に設けられ前記第1導電型拡散層が形成されていない終端領域を有し、前記素子形成領域の第2導電型ベース層は、前記トレンチ溝の近傍よりも前記トレンチ溝から離れた位置において第2導電型の不純物濃度が高いことを特徴とする。
本発明の半導体装置によれば、アバランシェ耐量を向上させることができる。
以下、添付した図面を参照して本発明の実施の形態について説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係るトレンチMOSトランジスタの構造を示す縦断面図である。
図1は、本発明の第1の実施形態に係るトレンチMOSトランジスタの構造を示す縦断面図である。
なお、この実施形態は、スーパージャンクション構造を有するnチャネル型のトレンチMOSトランジスタに本発明を適用させたものであり、この縦断面図は、nチャネル型のトレンチMOSトランジスタの終端部を示している。ここで、以下に記載する「p+型」はp型不純物濃度が高い半導体を示し、「p−型」はp型不純物濃度が低い半導体を示す。これと同様に、「n+型」、「n−型」は、それぞれ、n型不純物濃度が高い半導体、n型不純物濃度が低い半導体を示す。
図1に示すように、本実施形態に係る半導体装置は、n+型半導体基板1上にn−型エピタキシャル層2が形成され、このn−型エピタキシャル層2にはカラム状に繰り返し形成されたp型カラム層3が設けられている。すなわち、p型カラム層3とその間に形成されているn−型エピタキシャル層2とは、カラム状に交互に隣接して配置されている。また、繰り返し形成されたp型カラム層3及びその間に形成されたカラム状のn−型エピタキシャル層2の上には、これらp型カラム層3及びカラム状のn−型エピタキシャル層2に接続されてp型ベース層4が形成されている。更に、p型ベース層4の表面には、p型ベース層4を介してこれらp型カラム層3に接続されて、n+型ソース層5及びp+型高濃度層6が選択的に形成されている。
また、p型ベース層4の表面には、n−型エピタキシャル層2内部まで届くトレンチ溝Tが形成されており、このトレンチ溝Tの側面及び底面にはゲート絶縁膜7が形成され、このゲート絶縁膜7の内側にはゲート電極Gが埋め込まれている。また、ゲート電極Gの上には層間絶縁膜8が形成されている。更に、p型ベース層4の上には、n+型ソース層5及びp+型高濃度層6に接続されると共に、p型ベース層4を介してp型カラム層3と電気的にコンタクトするようにソース電極Sが形成され、n+型半導体基板1の底面にはドレイン電極Dが形成されている。
ここで、紙面左側に示す半導体装置の素子形成領域Mでは、n+型ソース層5がp型ベース層4の表面に形成され、垂直方向(Y方向)にnpn接合された半導体素子が形成されている。また、素子形成領域Mにおいて、p型カラム層3の正味不純物総量とこのp型カラム層3に隣接しているカラム状のn−型エピタキシャル層2の部分(n型カラム層とも称される)の正味不純物総量とはほぼ等しくバランスするように形成されている。すなわち、p型カラム層3とこのp型カラム層3に隣接しているカラム状のn−型エピタキシャル層2の部分(n型カラム層)とは、ほぼチャージバランスするように形成されている。
一方、紙面右側の終端領域Eでは、n+型ソース層5は形成されておらず、垂直方向(Y方向)にnpn接合を備えた半導体素子は存在しない。なお、終端領域Eに形成されたp型カラム層3のX方向の配列ピッチPsは、素子形成領域Mのカラム層3のX方向の配列ピッチPmと同一であり、終端領域Eに形成されたp型カラム層3のX方向の幅Wsは、素子形成領域Mのカラム層3のX方向の幅Wmに比べ長くなるよう構成されている。
また、この実施形態では素子形成領域Mと終端領域Eとの間で、p型カラム層3同士の不純物濃度およびこのp型カラム層3に隣接しているn−型エピタキシャル層2同士の不純物濃度は同じである。すなわち、終端領域Eにおけるp型カラム層3とこのp型カラム層3に隣接しているn−型エピタキシャル層2の部分(n型カラム層)とは、素子形成領域Mにおけるp型カラム層3とこのp型カラム層3に隣接しているn−型エピタキシャル層2の部分(n型カラム層)のネットチャージバランスに比べて、不純物のネットチャージ量がアンバランスになっている。
次に、このように構成された半導体装置の製造方法について概説する。はじめに、高濃度基板n+型半導体基板1の上に、n−型エピタキシャル層2をエピタキシャル成長法により形成する。
次に、n−型エピタキシャル層2の表面に酸化膜を堆積させてパターニングを行い、エッチングを行ってトレンチt1を形成する。この際、トレンチt1の開口幅は、素子形成領域Mのトレンチの開口幅(Wmに相当)より、終端領域Eのトレンチの開口幅(Wsに相当)の方が大きくなるように形成し、このトレンチt1内部に、p型エピタキシャル層を充填することによりp型カラム層3を形成する。
次に、p型カラム層3が形成されたn−型エピタキシャル層2の表面に、ボロン等のp型不純物をイオン注入により導入してp型ベース層4を形成する。更に、p型ベース層4の上面に酸化膜を堆積させてパターニングを行い、酸化膜の一部をシリコン表面が露面するまで除去し、このパターニングされた酸化膜をマスクとしてn−型エピタキシャル層2の内部まで達するトレンチTを形成した後、ゲート絶縁膜7をプラズマCVD法等により形成する。
また、トレンチT内にゲート絶縁膜7を介してポリシリコンを埋め込みゲート電極Gを形成すると共に、ゲート電極Gの上面に、層間絶縁膜8を堆積させた後、ゲート電極G間に位置する層間絶縁膜8を除去する。次に、n+型ソース層5とp+型高濃度層6をイオン注入により選択的に形成する。その後、ソースメタルをスパッタすることによりソース電極Sを形成し、裏面にはドレインメタルを形成することによりドレイン電極Dを設ける。以上のようにして図1に示す半導体装置を製造する。
次に、第1の実施形態に係る半導体装置の他の製造方法について、図面を参照して説明する。図2〜図7は第1の実施形態に係るトレンチMOSトランジスタの製造方法を示す工程図である。
はじめに、高濃度のn+型半導体基板1の上に、n−型エピタキシャル層2をエピタキシャル成長法により形成する。次に、n−型エピタキシャル層2の表面に選択的にマスク10を形成する。本実施形態では素子形成領域M下と終端領域E下とでn−型エピタキシャル層2の不純物濃度は同じである(図2参照)。次に、ボロン等のp型不純物をマスク10が形成されたn−型エピタキシャル層2の表面に注入する。その後、マスク10を除去し、例えば熱によりボロンを拡散させてp型ベース層4を形成する(図3参照)。
更に、p型ベース層4の上面に酸化膜を堆積させてパターニングを行い、酸化膜の一部をシリコン表面が露面するまで除去する。このパターニングされた酸化膜をマスクとしてn−型エピタキシャル層2の内部まで達するトレンチTを形成する。トレンチTを形成した後に酸化膜を除去し、トレンチTの底面及び側壁にゲート絶縁膜7をプラズマCVD法等により形成する(図4参照)。
トレンチT内にゲート絶縁膜7を介してポリシリコンを埋め込みゲート電極Gを形成する。そして、ゲート電極Gの上面に層間絶縁膜8を堆積させた後、ゲート電極G間に位置する層間絶縁膜8を除去する(図5参照)。
次に、p型ベース層4上を含むn−型エピタキシャル層2の表面全体に酸化膜11を堆積させてパターニングを行い、エッチングを行って素子形成領域M上に開口部a1を、終端領域E上に開口部a2を形成する。本実施の形態に係る半導体装置の製造方法において、a1の開口幅Wa1(素子形成領域Mのトレンチの開口幅Wmに相当)より、開口部a2の開口幅Wa2(終端領域Eのトレンチの開口幅Wsに相当)の方が大きくなるように形成している。また、素子形成領域M上に形成された開口部a1の配列ピッチPa1と終端領域E上に形成された開口部a2の配列ピッチPa2は同一である。(図6参照)。
この酸化膜11をマスクとしてn−型エピタキシャル層2内にイオン注入する。また、同一の酸化膜11をマスクとしてpベース層4内に速度を変化させてイオン注入する。酸化膜11を除去した後、例えば熱によりイオンを拡散させてn−型エピタキシャル層2内にp型カラム層3を、p型ベース層4内にp+型高濃度層6を形成する。本実施形態では素子形成領域M下と終端領域E下とで、p型カラム層3同士の不純物濃度は同じである。(図7参照)。
次に、素子形成領域Mのp型ベース層4中にイオン注入を行い、n+型ソース層5を選択的に形成する。その後、p型ベース層4上にソース電極Sをスパッタした後エッチングを行い、ソース電極Sを形成する。またn+型半導体基板1の裏面を研磨した後にドレイン電極Dを設ける。以上のようにしても図1に示す終端領域Eにおけるp型カラム層3とn−型エピタキシャル層2の部分(n型カラム層)の不純物のネットチャージ量のバランスが、素子形成領域Mにおけるp型カラム層3とn−型エピタキシャル層2の部分(n型カラム層)の不純物のネットチャージ量のバランスに比べて、アンバランスになっている半導体装置を製造することができる。
このように、本実施の形態に係る半導体装置の製造方法は、第1導電型基板上に第1導電型層をエピタキシャル成長により形成する工程と、第1導電型層の表面に第2導電型不純物を注入して拡散させ第2導電型ベース層を形成する工程と、第2導電型ベース層の表面から第1導電型層に達するようにトレンチ溝を形成する工程と、トレンチ溝の側面及び底面にゲート絶縁膜を形成する工程と、ゲート絶縁膜を介してトレンチ溝の内側にゲート電極を形成する工程と、ゲート電極上に層間絶縁膜を形成する工程と、第2導電型ベース層の形成された第1導電型層上に加工膜を堆積する工程と、素子形成領域上の加工膜に第1の開口部を形成すると共に素子形成領域の外周に設けられた終端領域上の加工膜に第2の開口部を形成する工程と、加工膜をマスクとして終端領域における第2導電型ベース層の下に形成される第2導電型層と第2導電型層に隣接する第1導電型層との間の不純物のネットチャージ量のバランスが、素子形成領域における第2導電型ベース層の下に形成される第2導電型層と第2導電型層に隣接する第1導電型層との間の不純物のネットチャージ量のバランスに比べてアンバランスとなるように第1導電型層にイオン注入を行う工程と、素子形成領域上の第2導電型ベース層にイオン注入を行い第1導電型拡散層を形成する工程と、第1導電型拡散層上に第1主電極を形成する工程と、第1導電型基板の底面に第2主電極を形成する工程とを備える。
この半導体装置の製造方法において、素子形成領域上の加工膜に形成された第1の開口部の有する第1の幅と終端領域上の加工膜に形成された第2の開口部の有する第2の幅とを異ならせることにより、終端領域における第2導電型層と第1導電型層との間の不純物のネットチャージ量のバランスを素子形成領域における第2導電型層と第1導電型層との間の不純物のネットチャージ量のバランスに比べてアンバランスとすることができる。
さて、このようにして得られたMOSトランジスタをターンオフ動作させるときは、ゲート−ソース間を短絡させてゲート−ソース電圧VGSを0Vとし、ゲート−ソース電圧VGSをトランジスタのしきい値以下としてチャネルを消滅させる。
このとき、電流経路が遮断され、ドレイン電流は0Aになるが、MOSトランジスタに誘導負荷が接続されていると、この電流変化によりインダクタンスを持つ負荷が逆起電力を発生する。これにより、この逆起電力がドレインに印加され、n−型エピタキシャル層2と、p型ベース層4とにより構成されるダイオードを逆バイアス状態とし、ブレイクダウンを引き起こす。
更に、MOSトランジスタには、n+型ソース層5、p型ベース層4、n+型半導体基板1によって、これらをエミッタ、ベース、コレクタとする寄生的なnpn接合のバイポーラ型のトランジスタが構成されている。上述したようにターンオフ時に発生するブレイクダウンによる電子電流はn+型半導体基板1に、ホール電流はp型ベース層4を経由してp+型高濃度層6に流れ込むが、ホール電流がp型ベース層4を流れたときの電圧降下によりp型ベース層4の電位が高くなると、p型ベース層4とn+型ソース層5の接合が順バイアスされてホールがn+型ソース層5に注入され、このnpn接合のバイポーラトランジスタをONにする。
これにより、このバイポーラトランジスタにおいて局所的に電流が集中することにより、半導体素子が破壊されるアバランシェ破壊が生じるが、本実施形態では、終端領域Eには素子形成領域Mよりも幅が広いカラム層3がソース電極Sにp型ベース層4を介して接続されて形成されていることにより、終端領域Eのp−nネットチャージバランスが素子形成領域Mのp−nネットチャージバランスに比べてアンバランスであり、このため終端領域Eの耐圧は素子形成領域Mより低い。
そのため、ソース−ドレイン間に生じたブレイクダウン電圧は、p−nネットチャージバランスが素子形成領域Mのp−nネットチャージバランスに比べてアンバランスな、ソース電極Sにp型ベース層4を介して接続されたp型カラム層3及びカラム状のn−型エピタキシャル層2の部分を有する低抵抗の終端領域Eに印加され、寄生のnpnトランジスタが存在しないこの終端領域Eにのみに電流が流れる。
この結果、素子形成領域Mのnpnバイポーラトランジスタに生じる局所的な電流の発生を防止することができ、アバランシェ破壊を抑制することができるため、半導体装置全体のアバランシェ耐量を向上させることができる。
なお、第1の実施形態では、nチャネル型のトレンチMOSトランジスタを例にして説明したが、本発明は、pチャネル型のトレンチMOSトランジスタについても同様に、p型カラム層3の幅Wm、Wsを異なるようにすることで、適用することができる。
また、第1の実施形態では、素子形成領域Mと終端領域Eとでカラム層3の幅を変えることにより、終端領域Eにおけるネットチャージバランスを素子形成領域Mのネットチャージバランスより崩すように構成したが、このように終端領域Eのネットチャージバランスを変えるものであれば、種種に構成を変更しても本願発明の効果を得ることができる。
例えば、p型カラム層3におけるp型不純物濃度とn−型エピタキシャル層2におけるn型不純物濃度とがほぼ等しい場合であれば、終端領域Eにおけるp型カラム層3の幅を隣接するカラム状のn−型エピタキシャル層2の部分(n型カラム層)の幅に比べて大きくしてもよいし、逆にp型カラム層3の幅を隣接するカラム状のn−型エピタキシャル層2の部分(n型カラム層)の幅に比べて小さくしてもよい。
また、素子形成領域Mと終端領域Eとで不純物濃度を変化させることで終端領域Eにおけるネットチャージバランスを素子形成領域Mのネットチャージバランスより崩すことも可能である。この場合、不純物濃度は、p型不純物濃度がn型不純物濃度に比べて大きくなるようにしてもよいし、逆にp型不純物濃度がn型不純物濃度に比べて大きくなるようにしてもよい。
また、図8に示すように、素子形成領域Mのp型カラム層3のピッチPmと終端領域Eのp型カラム層3のピッチPsを変化させることで終端領域Eにおけるネットチャージバランスを素子形成領域Mのネットチャージバランスより崩すことも可能である。
また、本実施形態で示したようなp型カラム層及びn型カラム層の構造に限らず、本願発明は、p型カラム層とn型カラム層とが交互に隣接して繰り返し配置される構造を有するスーパージャンクション構造において適用可能であり、スーパージャンクション構造を有するMOSトランジスタの一般的な製造方法と同様な工程で製造することが可能である。すなわち、素子形成領域Mと終端領域Eにおけるp型カラム層とn型カラム層のネットチャージバランスに関して、ソース層の形成されない終端領域Eにてベース層に接続されて形成されるp型カラム層とn型カラム層とのネットチャージバランスが、素子形成領域Mにおけるp型カラム層とn型カラム層とのネットチャージバランスに比べてアンバランスとなるように製造する限り、製造工程は種種変更が可能である。
例えば、素子形成領域Mと終端領域Eとで不純物濃度を変化させることで終端領域Eにおけるネットチャージバランスを素子形成領域Mのネットチャージバランスより崩すことも可能である。この場合、不純物濃度は、p型不純物濃度がn型不純物濃度に比べて大きくなるようにイオン注入してもよいし、逆にp型不純物濃度がn型不純物濃度に比べて大きくなるようにイオン注入してもよい。
また、素子形成領域Mのp型カラム層3のピッチPmと終端領域Eのp型カラム層3のピッチPsを変化させることで終端領域Eにおけるネットチャージバランスを素子形成領域Mのネットチャージバランスより崩すことも可能である。これは図6に示すマスクに開口部を形成する工程において、開口部a1及び開口部a2の配列ピッチを調整することにより可能である。このように、本実施の形態の半導体装置の製造方法は、素子形成領域上の加工膜に形成された第1の開口部の配列ピッチと終端領域上の加工膜に形成された第2の開口部の配列ピッチとを異ならせることにより、終端領域における第2導電型層と第1導電型層との間の不純物のネットチャージ量のバランスを素子形成領域における第2導電型層と第1導電型層との間の不純物のネットチャージ量のバランスに比べてアンバランスとすることもできる。
(第2の実施形態)
次に、本発明の第2の実施の形態を、図9等を参照して説明する。この第2の実施形態は、第1の実施形態のp+型高濃度層6がp型ベース層4上に設けられたトレンチt2内に埋め込まれて形成され、その上にソースメタルSMが配されている点において第1の実施形態と異なる。
次に、本発明の第2の実施の形態を、図9等を参照して説明する。この第2の実施形態は、第1の実施形態のp+型高濃度層6がp型ベース層4上に設けられたトレンチt2内に埋め込まれて形成され、その上にソースメタルSMが配されている点において第1の実施形態と異なる。
図9は、第2の実施形態に係る半導体装置の縦断面図である。この縦断面図は、第1の実施形態と同様に半導体装置の終端領域Eを示す図である。
この半導体装置は、p型ベース層4上にトレンチt2が形成され、その内部には、p+型高濃度層6が形成され、更に、p型高濃度層6上にソースメタルSMが積層されている。なお、素子形成領域Mでは、ソースメタルSMの左右にn+型ソース層5が位置し、ソースメタルSMとn+型ソース層5とがコンタクトしている。なお、その他の構成については第1の実施形態と略同一であるため、同一符号を付すことによりその説明を省略する。
このように構成された半導体装置は、例えば、第1の実施形態に係る半導体装置の製造方法のうち、先に述べたものと同様にp型ベース層4まで形成した後に、このp型ベース層4の表面に酸化膜を堆積させてパターニングを行い、エッチングしてトレンチt2を形成する。その後、このトレンチt2の内部にp+型高濃度層6をエピタキシャル成長法により形成させ、p+型高濃度層6上にスパッタによってソースメタルSMを堆積させることにより製造することができる。
次に、第2の実施形態に係る半導体装置の他の製造方法について、図面を参照して説明する。図10は第2の実施形態に係るトレンチMOSトランジスタの製造方法を示す工程図である。第2の実施の形態に係る半導体装置の製造方法は、図6に示す酸化膜11を形成する工程までは第1の実施形態に係る半導体装置の製造方法と同様である。
酸化膜11を形成した後、この酸化膜11をマスクとしてn−型エピタキシャル層2内にイオン注入する。また、この酸化膜11をマスクとしてpベース層4内にトレンチt2を形成する。そして、このトレンチt2の底部からpベース層4内にイオン注入する。酸化膜11を除去した後、例えば熱によりイオンを拡散させてn−型エピタキシャル層2内にp型カラム層3を、p型ベース層4内にp+型高濃度層6を形成する(図10参照)。
次に、素子形成領域Mのp型ベース層4中にイオン注入を行い、n+型ソース層5を選択的に形成する。その後、トレンチt2の内部を含むp型ベース層4上にソース電極をスパッタした後エッチングを行い、ソース電極S及びソースメタルSMを形成する。またn+型半導体基板1の裏面を研磨した後にドレイン電極Dを設ける。以上のようにしても図9に示す半導体装置を製造することができる。
このように、トレンチt2の内部にもソースメタルSMを配することで、n+型ソース層5とソース電極Sとのコンタクト面積を大きくとることができ、これによりオン抵抗を削減することができる。
(第3の実施形態)
次に、本発明の第3の実施の形態を、図11等を参照して説明する。第3の実施形態では、他のアバランシェ耐量を向上させる構成を有する半導体装置である。第3の実施形態に係る半導体装置は、素子形成領域Mにおいてp型ベース層4Aの不純物濃度を変化させたことを特徴とする。
次に、本発明の第3の実施の形態を、図11等を参照して説明する。第3の実施形態では、他のアバランシェ耐量を向上させる構成を有する半導体装置である。第3の実施形態に係る半導体装置は、素子形成領域Mにおいてp型ベース層4Aの不純物濃度を変化させたことを特徴とする。
図11は、素子形成領域Mの縦断面図である。また、図12は、図11のX−X’断面における不純物濃度を示す図である。
この半導体装置は、n+型半導体基板1上にn−型エピタキシャル層2が形成され、このn−型エピタキシャル層2にはカラム状に繰り返し形成されたp型カラム層3が設けられている。また、p型カラム層3が形成されたn−型エピタキシャル層2上には、p型ベース層4Aが形成され、更に、p型ベース層4Aの表面には、n型+ソース層5及びp+型高濃度層6が選択的に形成されている。また、p型ベース層4Aの表面には、エピタキシャル層2内部まで届くトレンチ溝Tが形成されており、このトレンチ溝Tの側面及び底面には、ゲート絶縁膜7が形成され、このゲート絶縁膜7の内側にはゲート電極Gが埋め込まれている。また、ゲート電極G上には、層間絶縁膜8が形成され、p型ベース層4Aの上には、n+型ソース層5とコンタクトするようにソース電極Sが形成され、n+半導体基板1の底面にはドレイン電極Dが形成されている。
また、2つのトレンチT間のp型ベース層4Aの不純物濃度は、図11の実線に示すように、トレンチTから遠ざかるほど徐々に不純物濃度が高くなるように構成されている。すなわち、p型ベース層4Aの不純物濃度は、2つのトレンチT間の中心を頂点とした山状の濃度分布となっている。
このような半導体装置では、ターンオフ時に発生するブレイクダウンした電流が、トレンチTから遠い不純物濃度の高い領域でインパクトイオン化が起こるため、発生したホールがn+型ソース層5に注入されにくくなる。これにより、n+型ソース層5、p型ベース層4、n+型半導体基板1によって、これらをエミッタ、ベース、コレクタとするnpn接合のバイポーラトランジスタがONになりにくくなり、半導体装置のアバランシェ耐量を向上させることができる。
また、第3の実施形態は、独立してアバランシェ耐量を向上させることもできるが、第1の実施形態と組み合わせて半導体装置を構成することもできる。すなわち、終端領域Eではネットチャージバランスをアンバランスとするように構成し、素子形成領域MではトレンチT間のp型ベース層4の濃度をトレンチTから遠ざかるほど濃くなるよう構成することができる。これにより、更に半導体装置全体のアバランシェ耐量を向上させることができる。
なお、第3の実施形態では、図12の実線に示すように、p型ベース層4Aのp型の不純物濃度を山状に徐々に変化させるように構成しているが、図12の点線に示すように、トレンチT間の中央を最大濃度として階段状にp型の不純物濃度を変化させることも可能である。
1…n+型半導体基板
2…n−型エピタキシャル層
3…p型カラム層
4…p型ベース層
5…n+型ソース層
6…p+型高濃度層
7…ゲート絶縁膜
8…層間絶縁膜
T…トレンチ
G…ゲート電極
S…ソース電極
D…ドレイン電極。
2…n−型エピタキシャル層
3…p型カラム層
4…p型ベース層
5…n+型ソース層
6…p+型高濃度層
7…ゲート絶縁膜
8…層間絶縁膜
T…トレンチ
G…ゲート電極
S…ソース電極
D…ドレイン電極。
Claims (5)
- 第1導電型基板上にカラム状に交互に隣接して繰り返し配置された第1導電型層及び第2導電型層と、
前記第1導電型層と前記第2導電型層との上に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面から前記第1導電型層に達するよう形成されたトレンチ溝と、
前記トレンチ溝の側面及び底面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチ溝の内側に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記第2導電型ベース層の表面に形成された第1導電型拡散層と、
前記第1導電型拡散層上に形成された第1主電極と、
前記第1導電型基板の底面に形成された第2主電極と
を備え、
前記第1導電型拡散層が形成された素子形成領域と、
該素子形成領域の外周に設けられ前記第1導電型拡散層が形成されていない終端領域を有し、
前記終端領域における前記第2導電型ベース層の下に形成されている前記第1導電型層と前記第1導電型層に隣接する前記第2導電型層との間の不純物のネットチャージ量のバランスは、前記素子形成領域における前記第1導電型層と前記第1導電型層に隣接する前記第2導電型層との間の不純物のネットチャージ量のバランスに比べてアンバランスである
ことを特徴とする半導体装置。 - 前記終端領域における第1導電型層と前記第1導電型層に隣接する第2導電型層との間の、前記素子形成領域におけるバランスに比べた不純物のネットチャージ量のアンバランスは、前記終端領域の有する前記第2導電型層の幅と前記素子形成領域の有する前記第2導電型層の幅とを異ならせることにより決定されていることを特徴とする請求項1記載の半導体装置。
- 前記終端領域における第1導電型層と前記第1導電型層に隣接する第2導電型層との間の、前記素子形成領域におけるバランスに比べた不純物のネットチャージ量のアンバランスは、前記終端領域の有する前記第2導電型層の配列ピッチと前記素子形成領域の有する前記第2導電型層の配列ピッチとを異ならせることにより決定されていることを特徴とする請求項1記載の半導体装置。
- 第1導電型基板上にカラム状に交互に隣接して繰り返し配置された第1導電型層及び第2導電型層と、
前記第1導電型層と前記第2導電型層との上に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面から前記第1導電型層に達するよう形成されたトレンチ溝と、
前記トレンチ溝の側面及び底面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチ溝の内側に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記第2導電型ベース層の表面に形成される第1導電型拡散層と、
前記第1導電型拡散層上に形成された第1主電極と、
前記第1導電型基板の底面に形成された第2主電極と
を備え、
前記第1導電型拡散層が形成された素子形成領域と、
該素子形成領域の外周に設けられ前記第1導電型拡散層が形成されていない終端領域を有し、
前記素子形成領域の第2導電型ベース層は、前記トレンチ溝の近傍よりも前記トレンチ溝から離れた位置において第2導電型の不純物濃度が高いことを特徴とする半導体装置。 - 前記第2導電型ベース層の不純物濃度は、隣り合う前記トレンチ溝間の略中心を最大濃度とする濃度分布を有することを特徴とする請求項4記載の半導体装置。
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