JP6082314B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
近年、インバータなどの電力変換装置に用いられる半導体素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）、ダイオード等が用いられている。ダイオードは、一般に還流用ダイオードとして用いられ、ＩＧＢＴと逆並列に接続される。このため、ダイオードは、ＦＷＤ（Free Wheeling Diode）と呼ばれている。
インバータなどの電力変換装置の特性改善には、ＩＧＢＴの特性改善と並行してＦＷＤの特性改善が重要になっている。ＦＷＤの重要な特性としては、オン電圧（導通状態での電圧降下）、スイッチング時間（ターンオフ時のリカバリー電流の消滅時間）およびターンオフ時の安全動作領域（リカバリー電流が流れている状態で電圧が印加されても破壊しない領域）等がある。また、ＦＷＤについては、ターンオフ時の電流・電圧振動は少ないほうがより望ましい。このなかでも、ターンオフ時の安全動作領域を広くすることは重要である。
特開平９−８２９８６号公報
本発明が解決しようとする課題は、ターンオフ時の安全動作領域がより広い半導体装置を提供することである。
実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体層と、前記第１半導体層と前記第２電極との間に設けられ、前記第１半導体層の不純物濃度よりも低い不純物濃度を有する第１導電形の第２半導体層と、前記第２半導体層の一部と前記第２電極との間に設けられた第２導電形の第１半導体領域と、前記第２半導体層の前記一部とは別の部分と前記第２電極との間に設けられ、前記第１半導体領域に接する第２導電形の第２半導体領域と、前記第１半導体領域の少なくとも一部と前記第２電極との間に設けられた第２導電形の第３半導体領域と、を備える。
前記第３半導体領域の前記第２電極に接する面における前記第３半導体領域の不純物濃度は、前記第１半導体領域の前記第２電極に接する面における前記第１半導体領域の不純物濃度および前記第２半導体領域の前記第２電極に接する面における前記第２半導体領域の不純物濃度よりも高い。前記第３半導体領域における前記第３半導体領域と前記第２電極との接触面の直下域に配置された部分は、前記第２半導体領域における前記第２半導体領域と前記第２電極との接触面の直下域に配置された部分よりも薄い。前記第１半導体領域と前記第１半導体層とによって挟まれた前記第２半導体層の厚さは、前記第２半導体領域と前記第１半導体層とによって挟まれた前記第２半導体層の厚さよりも薄い。
第１実施形態に係る半導体装置の模式図であり、図１（ａ）は、模式的断面図、図１（ｂ）は、模式的平面図である。 第１実施形態に係る半導体装置のｐ−形アノード領域の製造過程を表す模式的断面図であり、図２（ａ）は、イオン注入直後の模式的断面図、図２（ｂ）は、熱処理後の模式的平面図である。 第１実施形態に係る半導体装置のオン状態の動作を表す模式的断面図である。 第１実施形態に係る半導体装置のオン状態の動作を表す模式的断面図である。 第１実施形態に係る半導体装置のターンオフ状態の動作を表す模式的断面図である。 第１実施形態に係る半導体装置のターンオフ状態の動作を表す模式的断面図である。 参考例に係る半導体装置のターンオフ状態の動作を表す模式的断面図である。 第１実施形態の変形例に係る半導体装置の模式的断面図であり、図８（ａ）は、第１変形例に係る半導体装置の模式的断面図、図８（ｂ）は、第２変形例に係る半導体装置の模式的断面図、図８（ｃ）は、第３変形例に係る半導体装置の模式的断面図である。 第２実施形態に係る半導体装置の模式図であり、図９（ａ）は、模式的断面図、図９（ｂ）は、模式的平面図である。 第２実施形態の変形例に係る半導体装置の模式的断面図であり、図１０（ａ）は、第１変形例に係る半導体装置の模式的断面図、図１０（ｂ）は、第２変形例に係る半導体装置の模式的断面図であり、図１０（ｃ）は、第３変形例に係る半導体装置の模式的断面図である。 第３実施形態に係る半導体装置の模式図であり、図１１（ａ）は、模式的断面図、図１１（ｂ）は、模式的平面図である。 第３実施形態に係る半導体装置の製造過程を表す断面模式図である。 第３実施形態の第１変形例に係る半導体装置の模式的断面図である。 第３実施形態の第１変形例に係る半導体装置の製造過程を表す模式的断面図である。 第３実施形態の変形例に係る半導体装置の模式的断面図であり、図１５（ａ）は、第２変形例に係る半導体装置の模式的断面図であり、図１５（ｂ）は、第３変形例に係る半導体装置の模式的断面図である。 図１６（ａ）は、第４実施形態の第１例に係る半導体装置の模式的断面図であり、図１６（ｂ）は、第４実施形態の第２例に係る半導体装置の模式的断面図である。 図１７（ａ）〜図１７（ｃ）は、第４実施形態の第１例に係る半導体装置の製造過程を表す模式的断面図である。 図１８（ａ）は、第５実施形態の第１例に係る半導体装置の模式的断面図であり、図１８（ｂ）は、第５実施形態の第２例に係る半導体装置の模式的断面図であり、図１８（ｃ）は、第５実施形態の第３例に係る半導体装置の模式的断面図である。 図１９は、第６実施形態の第１例に係る半導体装置の模式的斜視図である。 図２０は、第６実施形態の第２例に係る半導体装置の模式的斜視図である。 図２１（ａ）は、半導体装置の模式的断面図であり、図２１（ｂ）は、第７実施形態の第１例に係る半導体装置の不純物濃度プロファイルを表すグラフであり、図２１（ｃ）は、第７実施形態の第２例に係る半導体装置の不純物濃度プロファイルを表すグラフである。 図２２は、第８実施形態に係る半導体装置の模式的断面図である。 図２３は、第９実施形態に係る半導体装置の模式的平面図である。
以下、図面を参照しつつ、本実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。各図の実施例は一例であり、技術的に可能な限り各図を複合させた実施例も本実施形態に含まれる。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の模式図であり、図１（ａ）は、模式的断面図、図１（ｂ）は、模式的平面図である。
図１（ａ）には、図１（ｂ）のＡ−Ａ’断面が表されている。本実施形態に係る半導体装置は、ｐｉｎ（p-intrinsic-n）ダイオードである。本実施形態に係るダイオードは、例えば、インバータ回路などの還流用ダイオードとして用いられる。図１（ａ）、（ｂ）には、半導体装置１Ａの最小ユニットが例示されている。
図１（ａ）に表されるように、半導体装置１Ａは、カソード電極１０（第１電極）と、ｎ＋形カソード層２０（第１半導体層）と、ｎ−形ベース層２１（第２半導体層）と、ｐ−形アノード領域３０（第１半導体領域）と、ｐ−形アノード領域３１（第２半導体領域）と、ｐ＋形アノード領域３２（第３半導体領域）と、アノード電極４０（第２電極）と、を備える。ｎ＋形カソード層２０、ｎ−形ベース層２１、ｐ−形アノード領域３０、ｐ−形アノード領域３１、およびｐ＋形アノード領域３２のそれぞれは、カソード電極１０とアノード電極４０との間に設けられている。
ｎ＋形カソード層２０は、カソード電極１０の上に設けられている。ｎ＋形カソード層２０は、カソード電極１０にオーミック接合をしている。ｎ−形ベース層２１は、ｎ＋形カソード層２０の上に設けられている。
ｐ−形アノード領域３０は、ｎ−形ベース層２１の一部の上に設けられている。この一部とは、例えば、領域２１Ａにおけるｎ形ベース層２１の部分である。ｐ−形アノード領域３１は、ｎ形−ベース層２１の上記一部とは別の部分の上に設けられている。この別の部分とは、例えば、領域２１Ｂにおけるｎ−形ベース層２１の部分である。ｐ−形アノード領域３１は、ｐ−形アノード領域３０に接している。ｐ＋形アノード領域３２は、ｐ−形アノード領域３０の少なくとも一部上に設けられている。例えば、第１実施形態では、ｐ＋形アノード領域３２は、ｐ−形アノード領域３０の一部上に設けられている。ｐ＋形アノード領域３２の断面形状は、例えば、矩形状、円状等である。
このように、半導体装置１Ａのｐ形アノード領域は、低濃度のｐ形半導体領域（ｐ−形アノード領域３０、３１）と、高濃度のｐ形半導体領域（ｐ＋形アノード領域３２）の３領域を含んでいる。
アノード電極４０は、ｐ−形アノード領域３０、ｐ−形アノード領域３１、およびｐ＋形アノード領域３２の上に設けられている。ｐ−形アノード領域３０およびｐ−形アノード領域３１は、それらの低濃度の表面をアノード電極４０に接触させており、一般的にショットキー接合をしている。しかし、ｐ−形アノード領域３０およびｐ−形アノード領域３１の不純物濃度は低ければ良く、必ずしもアノード電極４０とショットキー接合をしている必要はない。ｐ＋形アノード領域３２は、アノード電極４０にオーミック接合をしている。
ｎ−形ベース層２１に含まれる不純物元素の濃度は、ｎ＋形カソード層２０に含まれる不純物元素の濃度よりも低い。また、ｎ−形ベース層２１に含まれる不純物元素の濃度は、ｎ＋形カソード層２０のカソード電極１０に接する面におけるｎ＋形カソード層２０に含まれる不純物元素の濃度よりも低く設定してもよい。ｐ＋形アノード領域３２に含まれる不純物元素の濃度は、ｐ−形アノード領域３０に含まれる不純物元素の濃度およびｐ−形アノード領域３１に含まれる不純物元素の濃度よりも高い。例えば、ｐ＋形アノード領域３２のアノード電極４０に接する面におけるｐ＋形アノード領域３２に含まれる不純物元素の濃度は、ｐ−形アノード領域３０のアノード電極４０に接する面におけるｐ−形アノード領域３０に含まれる不純物元素の濃度、およびｐ−形アノード領域３１のアノード電極４０に接する面におけるｐ−形アノード領域３１に含まれる不純物元素の濃度よりも高い。
なお、ｎ−形ベース層２１とｎ＋形カソード層２０との間に、ｎ形バッファ層を設けた形態も実施形態に含まれる（図示しない）。ｎ形バッファ層の不純物濃度は、ｎ−形ベース層２１に含まれる不純物元素の濃度とｎ＋形カソード層２０に含まれる不純物元素の濃度との間の値にある。
半導体装置１Ａにおいては、ｎ＋形カソード層２０の側においてｐ−形アノード領域３０とｐ−形アノード領域３１とによって段差が形成されている。例えば、ｐ−形アノード領域３０とｎ＋形カソード層２０とによって挟まれたｎ−形ベース層２１の厚さ（領域２１Ａにおける厚さ）は、ｐ−形アノード領域３１とｎ＋形カソード層２０とによって挟まれたｎ−形ベース層２１の厚さ（領域２１Ｂにおける厚さ）よりも薄い。ここで「厚さ」とは、Ｚ方向のｎ−形ベース層２１の厚さである。つまり、半導体装置１Ａは、アノード側において、高濃度ｐ形半導体領域（ｐ＋形アノード領域３２）と、深さが異なる２つの低濃度ｐ形半導体領域（ｐ−形アノード領域３０およびｐ−形アノード領域３１）と、を備える。
このような段差を低濃度のｐ形半導体領域に設けたことにより、深さがより深いｐ−形アノード領域３０はｐ−形アノード領域３０とｎ−形ベース層２１との接合部が急峻に曲がった部分を有することになる。例えば、ｐ−形アノード領域３０は、ｐ−形アノード領域３０とｎ−形ベース層２１との接合部が急峻に曲がった屈曲部３０ｃを有する。屈曲部３０ｃの少なくとも直上近傍には、ｐ＋形アノード領域３２が位置している。ここで、「少なくとも直上近傍」とは、屈曲部３０ｃの直上または屈曲部３０ｃからＸ方向またはＹ方向に所定の距離を隔てた箇所の上を意味する。
図１（ｂ）に表されるように、半導体装置１Ａにおいては、ｐ−形アノード領域３０およびｐ＋形アノード領域３２がｎ−形ベース層２１上において一方向（図のＸ方向）に延在している。
ｎ＋形カソード層２０、ｎ−形ベース層２１、ｐ−形アノード領域３０、ｐ−形アノード領域３１、ｐ＋形アノード領域３２のそれぞれの主成分は、例えば、ケイ素（Ｓｉ）である。ｎ＋形、ｎ−形、ｎ形等の導電形（第１導電形）の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。ｐ＋形、ｐ−形、ｐ形等の導電形（第２導電形）の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される。
ｎ＋形カソード層２０の表面不純物濃度は、３×１０１７ｃｍ−３よりも大きく、例えば、１×１０１９ｃｍ−３以上である。ｎ＋形カソード層２０の不純物濃度については、カソード電極１０の側ほど不純物濃度を高く設定してもよい。ｎ−形ベース層２１の不純物濃度は、１×１０１５ｃｍ−３以下であり、素子の耐圧設計により任意の不純物濃度に設定できる。ｐ−形アノード領域３０およびｐ−形アノード領域３１の表面不純物濃度は、例えば、３×１０１７ｃｍ−３以下である。ｐ＋形アノード領域３２の表面不純物濃度は、３×１０１７ｃｍ−３よりも高く、例えば、１×１０１９ｃｍ−３以上である。これらｐ形層の不純物濃度については、アノード電極４０の側ほど不純物濃度を高く設定してもよい。
また、上述した「不純物濃度」とは、半導体材料の導電性に寄与する不純物元素の実効的な濃度をいう。例えば、半導体材料にドナーとなる不純物元素とアクセプタとなる不純物元素とが含有されている場合には、活性化した不純物元素のうち、ドナーとアクセプタとの相殺分を除いた濃度を不純物濃度とする。
また、本実施形態では、特に断らない限り、ｎ＋形、ｎ形、ｎ−形の順でｎ形不純物元素の濃度が低くなることを表す。また、ｐ＋形、ｐ形、ｐ−形の順でｐ形不純物元素の濃度が低くなることを表す。例えば、特に断らない限り、ｎ＋形半導体領域の不純物濃度がｎ−形半導体領域の不純物濃度よりも高いとは、ｎ＋形半導体領域のカソード電極１０に接する面におけるｎ＋形半導体領域の不純物濃度がｎ−形半導体領域の不純物濃度よりも高い場合も実施形態に含まれる。また、ｐ＋形半導体領域の不純物濃度がｐ−形半導体領域の不純物濃度よりも高いとは、ｐ＋形半導体領域のカソード電極１０に接する面におけるｐ＋形半導体領域の不純物濃度がｐ−形半導体領域のカソード電極１０に接する面におけるｐ−形半導体領域の不純物濃度よりも高い場合も実施形態に含まれる。
カソード電極１０の材料およびアノード電極４０の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から選ばれる少なくとも１つを含む金属である。
図２は、第１実施形態に係る半導体装置のｐ−形アノード領域の製造過程を表す模式的断面図であり、図２（ａ）は、イオン注入直後の模式的断面図、図２（ｂ）は、加熱処理後の模式的平面図である。
まず、図２（ａ）に表されるように、ｐ−形アノード領域３０を形成する前には、マスク９０から表出されたｎ−形ベース層２１の表面にイオン注入を施す。マスク９０は、図のＸ方向に延在している。マスク９０の材料は、例えば、レジストや酸化ケイ素（ＳｉＯ２）を含む。
例えば、ホウ素（Ｂ）等の不純物元素を、マスク９０から表出されたｎ−形ベース層２１の表面に打ち込む。これにより、ｎ−形ベース層２１の上に、ｐ−形アノード領域３０よりも厚みが薄いｐ形のイオン注入層３０ｉが形成される。
次に、図２（ｂ）に表されるように、イオン注入層３０ｉおよびｎ−形ベース層２１に加熱処理して、ｐ形不純物元素の活性化を施す。この加熱処理により、イオン注入層３０ｉ内の不純物元素がイオン注入層３０ｉからｎ＋形カソード層２０の側（図のＡ方向）、およびイオン注入層３０ｉから横方向（図のＢ方向）に拡散する。ｐ形不純物元素の拡散によって形成されたｐ−形アノード領域３０には、ｎ−形ベース層２１に含まれるｎ形不純物の濃度を上回る程度のｐ形不純物が含有されている。
ここで、Ａ方向に拡散する不純物元素は、イオン注入層３０ｉからｎ＋形カソード層２０の側に一次元的に拡散する。一方、Ｂ方向に拡散する不純物元素は、イオン注入層３０ｉから横方向に拡散するため、ｎ＋形カソード層２０とｎ−形ベース層２１との界面に対して平行な方向に拡散する。すなわち、イオン注入層３０ｉから横方向に拡散する不純物元素は、二次元的に拡散する。このため、Ｂ方向に拡散する不純物元素の拡散速度は、Ａ方向に拡散する不純物元素の拡散速度よりも鈍化する。この鈍化は、ｎ−形ベース層２１の表面側ほど顕著になる。
従って、活性化後においては、ｐ−形アノード領域３０とｎ−形ベース層２１との接合部がｎ＋形カソード層２０に向き合う底部３０ｆと、底部３０ｆの両端からｎ−形ベース層２１の表面にまで連なる側部３０ｒと、を含むことになる。ｐ−形アノード領域３０とｎ−形ベース層２１との接合部においては、底部３０ｆと側部３０ｒとが交わる屈曲部３０ｃがある。
半導体装置１Ａの動作について説明する。
図３は、第１実施形態に係る半導体装置のオン状態の動作を表す模式的断面図である。
図３には、最小ユニットがＹ方向に複数集まった状態が表されている。半導体装置１Ａでは、複数のｐ−形アノード領域３０のそれぞれがｎ−形ベース層２１の上に相互に離間して設けられている。
最初に、カソード側からアノード側に流れる電子電流について説明する。
オン状態においては、カソード・アノード間に順バイアスの電圧が印加される。すなわち、カソード電極１０の電位よりも、アノード電極４０の電位の方が高くなるようにカソード・アノード間に電圧が印加される。例えば、アノード電極４０が正極、カソード電極１０が負極となるように、カソード・アノード間に電圧が印加される。
ここで、ｎ＋形カソード層２０はカソード電極１０にオーミック接合をしている。従って、電子（ｅ）は、ｎ＋形カソード層２０からｎ−形ベース層２１を経由してｐ−形アノード領域３０、３１に到達する。
ｐ−形アノード領域３０、３１は、アノード電極４０に抵抗性接触あるいはショットキー接合をしている。すなわち、ｐ形半導体と金属による抵抗性接触あるいはショットキー接合である。このため、ｐ−形アノード領域３０、３１とアノード電極４０との間は、正孔（ｈ）にとってはエネルギー障壁となるが、電子にとってはエネルギー障壁とはならない。
従って、電子は、ｎ＋形カソード層２０からｎ−形ベース層２１、およびｐ−形アノード領域３０、３１を経由してアノード電極４０に流れ込む。これにより、カソード・アノード間には、電子電流１６が形成される。
次に、アノード側からカソード側に流れる正孔電流について説明する。
図４は、第１実施形態に係る半導体装置のオン状態の動作を表す模式的断面図である。 図４には、半導体装置１Ａの最小ユニットが表されている。
上述したように、ｐ−形アノード領域３０、３１とアノード電極４０との間は、電子にとってはエネルギー障壁とはならない。しかし、ｐ＋形アノード領域３２とｐ−形アノード領域３０との間は、電子にとってはエネルギー障壁となる。従って、ｐ−形アノード領域３０にまで流れた電子は、ｐ＋形アノード領域３２には流れ込み難くなる。
これにより、電子は、カソード側からアノード側の方向に流れた後、ｐ＋形アノード領域３２付近にまで到達すると、その後はｐ＋形アノード領域３２の下方において横方向、すなわち、アノード電極４０の上面４０ｕに対して略平行な方向に移動する。
このｐ−形アノード領域３０付近における電子の移動により、ｐ＋形アノード領域３２の下方に配置された部分３０ａが、アノード電極４０に接触したｐ＋形アノード領域３２、すなわち、アノード電極４０に対して、負極になるようにバイアスされる。
部分３０ａとアノード電極４０との間に形成されたバイアスによって、ｐ＋形アノード領域３２の下方においては、ｐ−形アノード領域３０とｐ＋形アノード領域３２との間の正孔に対するエネルギー障壁が低くなる。これにより、ｐ＋形アノード領域３２からｐ−形アノード領域３０に正孔が注入される。この注入された正孔により正孔電流１５が形成される。
正孔電流１５は、ｐ＋形アノード領域３２のＹ方向における幅、もしくはｐ＋形アノード領域３２とアノード電極４０との接触面積が大きくなるほど増大する。換言すれば、その幅もしくはその接触面積によって、アノード側からの正孔の注入量が調整される。
また、オン状態では、ｐ−形アノード領域３０、３１とｎ−形ベース層２１との間に順バイアスが印加されている。従って、正孔および電子は、ｐｎ接合間を流れることは当然である。
このように、オン状態では、アノード側からカソード側に正孔が流れ、カソード側からアノード側に電子が流れる。ここで、アノード側では、ｐ＋形アノード領域３２から正孔が注入するのに対して、ｐ−形アノード領域３０、３１は電子の排出のみに寄与する。そのため、ｐ−形アノード領域３０、３１を設けない半導体装置に比べて正孔の注入量が抑制される。これにより、半導体装置１Ａでは、そのスイッチング速度が高速化する。
図５は、第１実施形態に係る半導体装置のターンオフ状態の動作を表す模式的断面図である。
図５には、アノード・カソード間に順方向のバイアスを印加していた状態から、逆方向のバイアスを印加したターンオフ時の状態が表されている。例えば、アノード電極４０が負極、カソード電極１０が正極となるように、カソード・アノード間に電圧が印加される。
アノード・カソード間に順方向のバイアスを印加していた状態から、アノード・カソード間に逆方向のバイアスを印加すると、ｎ−形ベース層２１に存在する正孔は、アノード電極４０の側に移動する。また、ｎ−形ベース層２１に存在する電子はカソード電極１０の側に移動する。
逆バイアス印加時には、電子は、ｎ＋形カソード層２０を経由してカソード電極１０に流れ込む。一方、正孔は、逆バイアス印加時には、ｐ＋形アノード領域３２を経由してアノード電極４０に流れ込む。
ターンオフ時に、電子がカソード電極１０に流れ、正孔がアノード電極４０に流れている状態では、ｐ−形アノード領域３０、３１とｎ−形ベース層２１との接合部を起点にして、空乏層がｎ−形ベース層２１およびｐ−形アノード領域３０、３１に拡がる。これにより、半導体装置１Ａにおけるアノード電極４０とカソード電極１０との間の導通はしだいに遮断される。
但し、ｐｉｎダイオードにおいては、一般的にターンオフ時にｐｎ接合部のいずれかの箇所で電界集中が起こり、アバランシェが引き起こされる場合がある。
図６は、第１実施形態に係る半導体装置のターンオフ状態の動作を表す模式的断面図である。
例えば、半導体装置１Ａにおいては、ｐ形アノード領域がｐ−形アノード領域３０、ｐ−形アノード領域３１、およびｐ＋形アノード領域３２の３つの領域を含んでいる。さらに、ｐ−形アノード領域３０は、ｐｎ接合部が急峻に曲がる屈曲部３０ｃを有している。この屈曲部３０ｃの尖った形状によって屈曲部３０ｃにはターンオフ時に電界が集中し易くなる。これにより、屈曲部３０ｃの付近でアバランシェが起き易くなる。アバランシェによって発生した正孔の流れをアバランシェ電流とする。
ｐ＋形アノード領域３２は、屈曲部３０ｃの少なくとも直上近傍に位置しているため、アバランシェによって発生した正孔は、ｐ＋形アノード領域３２を経由してアノード電極４０に排出される。
半導体装置１Ａは、複数の屈曲部３０ｃを有している（図５）。半導体装置１Ａにおいては、複数の屈曲部３０ｃのそれぞれでアバランシェが起き易くなるため、アバランシェが起きる箇所が分散される。従って、アバランシェ電流も、複数の屈曲部３０ｃのそれぞれの付近で分散される。そして、アバランシェ電流は複数のｐ＋形アノード領域３２のそれぞれを経由してアノード電極４０に排出される。これにより、ターンオフ時の半導体装置１Ａの破壊耐量は増加する。
また、半導体装置１Ａでは、アバランシェ電流が優先的にｐ＋形アノード領域３２を経由してアノード電極４０に排出される。このため、ｐ−形アノード領域３０、３１の不純物濃度をさらに下げてアノード側からの正孔の注入をさらに抑制することも可能になる。
以上述べたように、第１実施形態に係る半導体装置１Ａによれば、スイッチング速度の高速化およびターンオフ時の破壊耐量の増加が両立する。これにより、ターンオフ時の安全動作領域が広くなる。
（参考例）
図７は、参考例に係る半導体装置のターンオフ状態の動作を表す模式的断面図である。
参考例に係る半導体装置１００においては、アノード側においてｐ−形アノード領域３１とｐ＋形アノード領域３２とが設けられている。しかし、半導体装置１００では、上述したｐ−形アノード領域３０が設けられていない。従って、ｐ−形アノード領域３１とｎ−形ベース層２１との境界は、平坦に近い。
半導体装置１００においても、アノード側で、ｐ＋形アノード領域３２のほかｐ−形アノード領域３１が設けられたのでアノード側からの正孔の注入量が抑制される。しかし、ターンオフ時には、ｐｎ接合部のいずれかで電界集中が起きる場合がある。電界集中が起きた箇所ではアバランシェが起きる可能性がある。
例えば、図７には、隣り合うｐ＋形アノード領域３２の間の箇所３１ｐにおいてアバランシェが発生した状態が例示されている。このような箇所３１ｐにおいて、一旦、アバランシェが引き起こされると、箇所３１ｐにおいて優先的にアバランシェが続き、箇所３１ｐから大量のアバランシェ電流が発生することになる。
半導体装置１００においては、箇所３１ｐの上方に上述したｐ＋形アノード領域３２が設けられていない。また、ｐ−形アノード領域３１が低濃度であるため、ｐ−形アノード領域３１はアノード電極４０に高抵抗接触あるいはショットキー接合をしている。このため、半導体装置１００では、アバランシェ電流が半導体装置１Ａに比べてアノード電極４０に排出され難くなる。
箇所３１ｐにおいて発生したアバランシェ電流は、ｐ−形アノード領域３１とアノード電極４０間が高抵抗接触あるいはショットキー接合であるために、直接アノード電極４０に流れることはない。つまり、アバランシェ電流は、ｐ−形アノード領域３１の表面の箇所３１ｆを経由して、ｐ＋形アノード領域３２に流れ込み、さらにアノード電極４０に流れる。この時に、半導体装置１００では、ｐ−形アノード領域３１の表面の箇所３１ｆとアノード電極４０間の高抵抗接触あるいはショットキー接合にバイアスが印加され破壊耐量が劣化してしまうという問題がある。
このように、半導体装置１００では、半導体装置１Ａほどターンオフ時の破壊耐量が増加しない。
また、半導体装置１００では、アノード側からの正孔注入を下げるためにｐ−形アノード領域３１の不純物濃度を下げ過ぎるとターンオフ時の耐量劣化を引き起こす。このため、ｐ−形アノード領域３１の低濃度化にも限界が生じる。これは、ターンオフ時にｐ−形アノード領域３１の一部のみに電流集中が起こり易くなるためである。
（第１実施形態の変形例）
図８は、第１実施形態の変形例に係る半導体装置の模式的断面図であり、図８（ａ）は、第１変形例に係る半導体装置の模式的断面図、図８（ｂ）は、第２変形例に係る半導体装置の模式的断面図、図８（ｃ）は、第３変形例に係る半導体装置の模式的断面図である。
図８（ａ）に表された半導体装置１Ｂにおいては、ｐ＋形アノード領域３２がｐ−形アノード領域３０の一部上に設けられ、さらにｐ−形アノード領域３１の一部上に設けられている。すなわち、ｐ＋形アノード領域３２は、ｐ−形アノード領域３０とｐ−形アノード領域３１とを跨ぐように設けられている。
このような構造であれば、屈曲部３０ｃの上方は、より接触面積の広いｐ＋形アノード領域３２によって覆われ、アバランシェ電流がより効率よくアノード電極４０の側に排出される。
図８（ｂ）に表された半導体装置１Ｃにおいては、ｐ＋形アノード領域３２がｐ−形アノード領域３０の全域上に設けられ、さらにｐ−形アノード領域３１の一部上に設けられている。
このような構造であれば、屈曲部３０ｃの上方は、さらに接触面積の広いｐ＋形アノード領域３２によって覆われ、アバランシェ電流がより効率よくアノード電極４０の側に排出される。
図８（ａ）および図８（ｂ）に例示された実施形態から、ｐ＋形アノード領域３２は、ｐ−形アノード領域３０の少なくとも一部上に設けられていることが分かる。
また、ｐ＋形アノード領域３２は、最小ユニットに複数設けてもよい。
例えば、図８（ｃ）に表された半導体装置１Ｄにおいては、ｐ＋形アノード領域３２と同程度の濃度のｐ＋形アノード領域３３（第４半導体領域）がｐ−形アノード領域３１の一部上に設けられている。ｐ＋形アノード領域３３は、アノード電極４０にオーミック接合をしている。例えば、ｐ＋形アノード領域３３のアノード電極４０に接する面におけるｐ＋形アノード領域３３に含まれる不純物元素の濃度は、ｐ−形アノード領域３０のアノード電極４０に接する面におけるｐ−形アノード領域３０に含まれる不純物元素の濃度、およびｐ−形アノード領域３１のアノード電極４０に接する面におけるｐ−形アノード領域３１に含まれる不純物元素の濃度よりも高い。
このような構造であれば、複数のｐ＋形アノード領域によってアバランシェ電流がより効率よくアノード電極４０の側に排出される。
（第２実施形態）
図９は、第２実施形態に係る半導体装置の模式図であり、図９（ａ）は、模式的断面図、図９（ｂ）は、模式的平面図である。
図９（ａ）には、図９（ｂ）のＡ−Ａ’断面が表されている。図９（ａ）、（ｂ）には、半導体装置２Ａの最小ユニットが例示されている。
図９（ａ）に表されるように、半導体装置２Ａは、カソード電極１０と、ｎ＋形カソード層２０と、ｎ−形ベース層２１と、ｐ−形アノード領域３０と、絶縁層５０と、ｐ＋形アノード領域３２と、アノード電極４０と、を備える。カソード電極１０と、ｎ＋形カソード層２０と、ｎ−形ベース層２１と、ｐ−形アノード領域３０と、絶縁層５０と、ｐ＋形アノード領域３２と、は、カソード電極１０とアノード電極４０との間に設けられている。
ｎ＋形カソード層２０は、カソード電極１０の上に設けられている。ｎ−形ベース層２１は、ｎ＋形カソード層２０の上に設けられている。ｎ−形ベース層２１の不純物濃度は、ｎ＋形カソード層２０の不純物濃度よりも低い。ｐ−形アノード領域３０は、ｎ−形ベース層２１の一部上に設けられている。この一部とは、例えば、領域２１Ｃにおけるｎ形ベース層２１の部分である。絶縁層５０は、ｎ−形ベース層２１の上記一部とは別の部分上に設けられている。この別の部分とは、ｐ−形アノード領域３０が設けられていない部分である。この別の部分とは、例えば、領域２１Ｄにおけるｎ−形ベース層２１の部分である。絶縁層５０は、ｐ−形アノード領域３０に接している。
ｐ＋形アノード領域３２は、ｐ−形アノード領域３０の一部上に設けられている。アノード電極４０は、ｐ−形アノード領域３０およびｐ＋形アノード領域３２の少なくともいずれかの上に設けられている。図９（ａ）では、一例として、アノード電極４０がｐ−形アノード領域３０、絶縁層５０、およびｐ＋形アノード領域３２の上に設けられている。ｐ−形アノード領域３０は、その低濃度の表面をアノード電極４０に接触させて、一般的に、ｐ−形アノード領域３０はアノード電極４０にショットキー接合をしている。しかし、ｐ−形アノード領域３０の不純物濃度が低ければ良く、必ずしもｐ−形アノード領域３０とアノード電極４０とがショットキー接合をしている必要はない。ｐ＋形アノード領域３２は、アノード電極４０にオーミック接合をしている。
ｐ−形アノード領域３０とｎ＋形カソード層２０とによって挟まれたｎ−形ベース層２１の厚さ（領域２１Ｃにおける厚さ）は、ｐ−形アノード領域３０が設けられていない部分のｎ−形ベース層２１の厚さ（領域２１Ｄにおける厚さ）よりも薄い。換言すれば、ｐ−形アノード領域３０とｎ＋形カソード層２０とによって挟まれたｎ−形ベース層２１の厚さは、絶縁層５０とｎ＋形カソード層２０とによって挟まれたｎ−形ベース層２１の厚さよりも薄い。これにより、ｐ−形アノード領域３０と絶縁層５０とには段差が生じ、ｐ−形アノード領域３０がｐ−形アノード領域３０とｎ−形ベース層２１との接合部において接合部が急峻に曲がる屈曲部３０ｃを有する。
図９（ｂ）に表されるように、半導体装置２Ａにおいては、ｐ−形アノード領域３０、ｐ＋形アノード領域３２、および絶縁層５０がｎ−形ベース層２１上において一方向（図のＸ方向）に延在している。絶縁層５０の材料は、例えば、レジストや酸化ケイ素（ＳｉＯ２）を含む。
半導体装置２Ａの動作について説明する。
オン状態では、アノード・カソード間に順方向のバイアスが印加される。これにより、アノード側からカソード側に正孔が流れ、カソード側からアノード側に電子が流れる。また、アノード側では、ｐ＋形アノード領域３２のほか、ｐ−形アノード領域３０を設けたので、正孔の注入量が抑制される。
ターンオフ状態では、アノード・カソード間に逆方向のバイアスが印加される。ｎ−形ベース層２１に存在する正孔は、アノード電極４０の側に移動する。また、ｎ−形ベース層２１に存在する電子はカソード電極１０の側に移動する。そして、電子は、ｎ＋形カソード層２０を経由してカソード電極１０に流れ込む。一方、正孔は、逆バイアス印加時には、ｐ＋形アノード領域３２を経由してアノード電極４０に流れ込む。
ターンオフ時に、電子がカソード電極１０に流れ、正孔がアノード電極４０に流れている状態では、ｐ−形アノード領域３０とｎ−形ベース層２１との接合部を起点にして、空乏層がｎ−形ベース層２１およびｐ−形アノード領域３０に拡がる。これにより、半導体装置２Ａにおけるアノード電極４０とカソード電極１０との間の導通はしだいに遮断される。
また、ターンオフ時には、屈曲部３０ｃに電界が集中し易くなる。これにより、屈曲部３０ｃの付近でアバランシェが起き易くなる。ｐ＋形アノード領域３２は、屈曲部３０ｃの付近に位置しているため、アバランシェによって発生した正孔は、ｐ＋形アノード領域３２を経由してアノード電極４０に排出される。
図９に例示される半導体装置２Ａは、最小ユニットの状態であり、半導体装置２Ａは、複数の屈曲部３０ｃを有する。半導体装置２Ａにおいては、複数の屈曲部３０ｃのそれぞれでアバランシェが起き易くなるため、アバランシェが起きる箇所が分散される。さらにアバランシェ電流は複数のｐ＋形アノード領域３２のそれぞれを経由してアノード電極４０に排出されるので、ターンオフ時の半導体装置の破壊耐量が増加する。
また、半導体装置２Ａでは、ｐ＋形アノード領域３２のほかｐ−形アノード領域３０を設けたため、アノード側からの正孔の注入量が抑制される。よって、アノード電極４０に、ｐ＋形アノード領域３２のみを接触させたダイオードに比べて、導通状態におけるアノード電極４０の側のキャリア濃度が抑制される。よって、半導体装置２Ａでは、スイッチング速度が高速になる。
また、半導体装置２Ａでは、アバランシェ電流が優先的にｐ＋形アノード領域３２を経由してアノード電極４０に排出される。このため、ｐ−形アノード領域３０の不純物濃度をさらに下げてアノード側からの正孔の注入をさらに抑制することも可能になる。
また、半導体装置２Ａでは、アノード電極４０とｎ−形ベース層２１との間に絶縁層５０が介設されている。これにより、アノード電極４０とｎ−形ベース層２１とを接触さずに所定の耐圧が実現する。
以上述べたように、第２実施形態に係る半導体装置２Ａによれば、スイッチング速度の高速化およびターンオフ時の破壊耐量の増加が両立する。
（第２実施形態の変形例）
図１０は、第２実施形態の変形例に係る半導体装置の模式的断面図であり、図１０（ａ）は、第１変形例に係る半導体装置の模式的断面図、図１０（ｂ）は、第２変形例に係る半導体装置の模式的断面図であり、図１０（ｃ）は、第３変形例に係る半導体装置の模式的断面図である。
図１０（ａ）に表された半導体装置２Ｂにおいては、ｐ＋形アノード領域３２がｐ−形アノード領域３０の一部上に設けられている。ｐ＋形アノード領域３２は、ｐ−形アノード領域３０の屈曲部３０ｃの上方に設けられている。すなわち、屈曲部３０ｃは、ｐ＋形アノード領域３２によって覆われ、アバランシェ電流がより効率よくアノード電極４０の側に排出される。
図１０（ｂ）に表された半導体装置２Ｃにおいては、ｐ−形アノード領域３０の前記一部とは別の部分上に、ｐ＋形アノード領域３４が設けられている。ｐ＋形アノード領域３４は、アノード電極４０にオーミック接合をしている。例えば、ｐ＋形アノード領域３４のアノード電極４０に接する面におけるｐ＋形アノード領域３４に含まれる不純物元素の濃度は、ｐ−形アノード領域３０のアノード電極４０に接する面におけるｐ−形アノード領域３０に含まれる不純物元素の濃度よりも高い。つまり、半導体装置２Ｃにおいては、複数のｐ＋形アノード領域がｐ−形アノード領域３０の上に設けられている。
このような構造であれば、複数のｐ＋形アノード領域によってアバランシェ電流がより効率よくアノード電極４０の側に排出される。
図１０（ｃ）に表された半導体装置２Ｄにおいては、分割されたｐ−形アノード領域３０に跨ってｐ＋形アノード領域３２が設けられている。ｐ＋形アノード領域３２は、ｐ−形アノード領域３０の一部上に設けられたほか、ｐ−形アノード領域領域３０が設けられていない部分のｎ−形ベース層２１の上に設けられている。また、半導体装置２Ｄでは、上述した絶縁層５０が設けられていない。ｐ＋形アノード領域３２は、アノード電極４０にオーミック接合をしている。この構造では、アノード電極４０とｎ形ベース層２１との間に絶縁層５０が不要で所定の耐圧を実現することができる。
このような構造であれば、容易に所定の耐圧を低減させる事なく、高速化を実現し、アバランシェ電流がより効率よくアノード電極４０の側に排出される。
（第３実施形態）
図１１は、第３実施形態に係る半導体装置の模式図であり、図１１（ａ）は、模式的断面図、図１１（ｂ）は、模式的平面図である。
図１１（ａ）には、図１１（ｂ）のＡ−Ａ’断面が表されている。
図１１（ａ）に表されるように、半導体装置３Ａは、カソード電極１０と、ｎ＋形カソード層２０と、ｎ形バッファ層２２と、ｎ−形ベース層２１と、ｐ−形アノード領域３１と、ｐ＋形アノード領域３５と、アノード電極４０と、を備える。ｎ＋形カソード層２０と、ｎ形バッファ層２２と、ｎ−形ベース層２１と、ｐ−形アノード領域３１と、ｐ＋形アノード領域３５と、は、カソード電極１０とアノード電極４０との間に設けられている。
ｎ＋形カソード層２０は、カソード電極１０の上に設けられている。ｎ形バッファ層２２は、ｎ＋形カソード層２０の上に設けられている。ｎ−形ベース層２１は、ｎ形バッファ層２２の上に設けられている。ｎ形バッファ層２２に含まれる不純物元素の濃度は、ｎ＋形カソード層２０に含まれる不純物元素の濃度よりも低い。ｎ−形ベース層２１に含まれる不純物元素の濃度は、ｎ形バッファ層２２に含まれる不純物元素の濃度よりも低い。
ｐ−形アノード領域３１は、ｎ−形ベース層２１の一部上に設けられている。一部とは、例えば、領域２１Ｅにおけるｎ−形ベース層２１の部分である。ｐ＋形アノード領域３５は、ｎ−形ベース層２１の前記一部とは別の部分上に設けられている。別の部分とは、例えば、領域２１Ｆにおけるｎ−形ベース層２１の部分である。
ｐ＋形アノード領域３５は、ｐ−形アノード領域３１に接している。複数のｐ＋形アノード領域３５のそれぞれは、ｎ−形ベース層２１の上に相互に離間して設けられている。換言すれば、一対のｐ＋形アノード領域３５によって、ｐ−形アノード領域３１が挟まれている。ｐ＋形アノード領域３５に含まれる不純物元素の濃度は、ｐ−形アノード領域３１に含まれる不純物元素の濃度よりも高い。ｐ＋形アノード領域３５の不純物濃度は、例えば、上述したｐ＋形アノード領域３２の不純物濃度と同程度に設定されている。具体的には、ｐ＋形アノード領域３５のアノード電極４０に接する面におけるｐ＋形アノード領域３５に含まれる不純物元素の濃度は、ｐ−形アノード領域３１のアノード電極４０に接する面におけるｐ−形アノード領域３１に含まれる不純物元素の濃度よりも高い。
アノード電極４０は、ｐ＋形アノード領域３５およびｐ−形アノード領域３１の上に設けられている。ｐ＋形アノード領域３５は、アノード電極４０にオーミック接合をしている。
ｐ＋形アノード領域３５の断面形状においては、Ｙ方向よりもＺ方向の方が長いストライプ形構造でも良く、また円状でも良い。ｐ＋形アノード領域３５とｎ＋形カソード層２０とによって挟まれたｎ−形ベース層２１の厚さは、ｐ−形アノード領域３１とｎ＋形カソード層２０とによって挟まれたｎ−形ベース層２１の厚さよりも薄い。
ｐ＋形アノード領域３５とｐ−形アノード領域３１とが並ぶＹ方向（第１方向）におけるｐ＋形アノード領域３５の幅Ｗｐ＋は、Ｙ方向におけるｐ−形アノード領域３１の幅Ｗｐ−よりも狭い。ｐ＋形アノード領域３５の幅Ｗｐ＋は、例えば、１μｍ〜１０μｍである。ｐ−形アノード領域３１の幅Ｗｐ−は、例えば、５μｍ〜１００μｍである。ｐ＋形アノード領域３５は、ｐ＋形アノード領域３５とｎ−形ベース層２１との接合部において接合部が急峻に曲がる屈曲部３５ｃを有する。半導体装置３Ａでは、屈曲部３５ｃが角となっている。
半導体装置３Ａにおいては、ｎ＋カソード層２０の側においてｐ＋形アノード領域３５とｐ−形アノード領域３１とによって段差が形成されている。このような段差を設けたことにより、深さがより深いｐ＋形アノード領域３５は屈曲部３５ｃを有する。
図１１（ｂ）に表されるように、ストライプ形構造の半導体装置３Ａにおいては、ｐ＋形アノード領域３５がｎ−形ベース層２１上において一方向（図のＸ方向）に延在している。
半導体装置３Ａの製造過程について説明する。
図１２は、第３実施形態に係る半導体装置の製造過程を表す断面模式図である。
まず、図１２（ａ）に表されるように、ｎ＋形カソード層２０と、ｎ形バッファ層２２と、ｎ−形ベース層２１と、ｐ−形アノード領域３１と、を含む半導体積層体６０を準備する。続いて、ｐ−形アノード領域３１の上に、マスク９１をパターニングする。マスク９１の材料は、例えば、レジストや酸化ケイ素（ＳｉＯ２）を含む。
次に、図１２（ｂ）に表されるように、マスク９１から表出された半導体積層体６０に、ＲＩＥ（Reactive Ion Etching）加工を施す。ＲＩＥ加工によって、ｐ−形アノード領域３１を貫通して、ｎ−形ベース層２１の一部が掘削されたトレンチ８０が形成される。高アスペクト比のトレンチ８０を形成するには、ＲＩＥ加工が有効である。トレンチ８０の幅Ｗｔは、トレンチ８０によって挟まれたｐ−形アノード領域３１の幅Ｗｐ−よりも狭くなるように調整する。トレンチ８０の底面８０ｂは、ｎ−形ベース層２１とｐ−形アノード領域３１との境界よりも下側に位置している。
次に、図１２（ｃ）に表されるように、トレンチ８０の中に、ｐ＋形アノード領域３５を形成する。ｐ＋形アノード領域３５の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）、エピタキシャル成長法等によって行う。ｐ＋形アノード領域３５を形成した後、アノード電極４０およびカソード電極１０を形成する。このような製造過程によって、半導体装置３Ａが形成される。
半導体装置３Ａの動作について説明する。
オン状態では、アノード・カソード間に順方向のバイアスが印加される。これにより、アノード側からカソード側に正孔が流れ、カソード側からアノード側に電子が流れる。
ここで、アノード側では、ｐ＋形アノード領域３５の幅Ｗｐ＋がｐ−形アノード領域３１の幅Ｗｐ−よりも狭くなっている。これにより、アノード側からの正孔の注入量が抑制される。
ターンオフ状態では、アノード・カソード間に逆方向のバイアスが印加される。ｎ−形ベース層２１に存在する正孔は、アノード電極４０の側に移動する。また、ｎ−形ベース層２１に存在する電子はカソード電極１０の側に移動する。そして、電子は、ｎ形バッファ層２２、ｎ＋形カソード層２０を経由してカソード電極１０に流れ込む。一方、正孔は、逆バイアス印加時には、ｐ＋形アノード領域３５を経由してアノード電極４０に流れ込む。
ターンオフ時に、電子がカソード電極１０に流れ、正孔がアノード電極４０に流れている状態では、ｐ−形アノード領域３１およびｐ＋形アノード領域３５と、ｎ−形ベース層２１との接合部を起点にして、空乏層がｎ−形ベース層２１およびｐ−形アノード領域３１およびｐ＋形アノード領域３５に拡がる。これにより、半導体装置３Ａにおけるアノード電極４０とカソード電極１０との間の導通はしだいに遮断される。
また、ターンオフ時には、屈曲部３５ｃに電界が集中し易くなる。これにより、屈曲部３５ｃの付近でアバランシェが起き易くなる。そして、半導体装置３Ａでは、アバランシェによって発生した正孔がｐ＋形アノード領域３５を経由してアノード電極４０に排出される。すなわち、ｐ＋形アノード領域３５は、アバランシェを引き起こす機能を有するとともに、アバランシェ電流をアノード電極４０に排出する経路としても機能する。
半導体装置３Ａは、複数の屈曲部３５ｃを有する。半導体装置３Ａにおいては、複数の屈曲部３５ｃのそれぞれでアバランシェが起き易くなるため、アバランシェが起きる箇所が分散される。アバランシェ電流は、複数のｐ＋形アノード領域３５のそれぞれを経由してアノード電極４０に排出されるので、ターンオフ時の半導体装置の破壊耐量が増加する。
また、半導体装置３Ａでは、ｐ＋形アノード領域３５の幅Ｗｐ＋をｐ−形アノード領域３１の幅Ｗｐ−よりも狭く調整したので、ｐ＋形アノード領域３５の幅Ｗｐ＋をｐ−形アノード領域３１の幅Ｗｐ−以上に調整した半導体装置に比べて、アノード側からの正孔の注入量が抑制される。よって、半導体装置３Ａでは、スイッチング速度が高速になる。
また、半導体装置３Ａでは、アバランシェ電流が優先的にｐ＋形アノード領域３５を経由してアノード電極４０に排出される。このため、ｐ−形アノード領域３１の不純物濃度をさらに下げてアノード側からの正孔の注入をさらに抑制することも可能になる。
また、半導体装置３Ａのｐ＋形アノード領域３５は、イオン注入法と熱拡散法とで形成するのではなく、トレンチ８０を形成した後、トレンチ８０内への成膜法（ＣＶＤ、エピタキシャル成長法等）によって形成する。このため、確実に幅Ｗｐ＋＜幅Ｗｐ−となる半導体装置が形成される。
以上述べたように、第３実施形態に係る半導体装置３Ａによれば、スイッチング速度の高速化およびターンオフ時の破壊耐量の増加が両立する。
（第３実施形態の第１変形例）
図１３は、第３実施形態の第１変形例に係る半導体装置の模式的断面図である。
図１３には、第３実施形態の第１変形例に係る半導体装置３Ｂの最小ユニットが表されている。
図１３に表されるように、半導体装置３Ｂは、カソード電極１０と、ｎ＋形カソード層２０と、ｎ形バッファ層２２と、ｎ−形ベース層２１と、ｐ−形アノード領域３１と、ｐ−形アノード領域３６と、ｐ＋形アノード領域３７と、アノード電極４０と、を備える。ｎ＋形カソード層２０と、ｎ形バッファ層２２と、ｎ−形ベース層２１と、ｐ−形アノード領域３１と、ｐ−形アノード領域３６と、ｐ形アノード領域３７と、は、カソード電極１０とアノード電極４０との間に設けられている。
ｐ−形アノード領域３６に含まれる不純物濃度は、ｐ−形アノード領域３１に含まれる不純物濃度と同程度に低い。例えば、ｐ−形アノード領域３６のアノード電極４０に接する面におけるｐ−形アノード領域３６に含まれる不純物元素の濃度は、ｐ−形アノード領域３１のアノード電極４０に接する面におけるｐ−形アノード領域３１に含まれる不純物元素の濃度と同程度である。ｐ＋形アノード領域３７に含まれる不純物濃度は、上述したｐ＋形アノード領域３５に含まれる不純物濃度と同程度である。
例えば、ｐ＋形アノード領域３７のアノード電極４０に接する面におけるｐ＋形アノード領域３７に含まれる不純物元素の濃度は、ｐ−形アノード領域３６のアノード電極４０に接する面におけるｐ−形アノード領域３６に含まれる不純物元素の濃度、およびｐ−形アノード領域３１のアノード電極４０に接する面におけるｐ−形アノード領域３１に含まれる不純物元素の濃度よりも高い。
ｐ＋形アノード領域３７は、アノード電極４０にオーミック接合をしている。ｐ−形アノード領域３６は、アノード電極４０に一般的にはショットキー接合をしている。しかし、ｐ−形アノード領域３６の不純物濃度が低ければ良く、必ずしもｐ−形アノード領域３６とアノード電極４０とがショットキー接合をしている必要はない。
ｐ−形アノード領域３１は、ｎ−形ベース層２１の一部上に設けられている。ｐ−形アノード領域３６は、ｎ−形ベース層２１の前記一部とは別の部分上に設けられている。ｐ＋形アノード領域３７は、ｐ−形アノード領域３６の一部上に設けられている。ｐ＋形アノード領域３７に含まれる不純物元素の濃度は、ｐ−形アノード領域３１、３６に含まれる不純物元素の濃度よりも高い。
ｐ−形アノード領域３６の断面形状においては、Ｙ方向よりもＺ方向の方が長い。ｐ−形アノード領域３６とｎ＋形カソード層２０とによって挟まれたｎ−形ベース層２１の厚さは、ｐ−形アノード領域３１とｎ＋形カソード層２０とによって挟まれたｎ−形ベース層２１の厚さよりも薄い。ｐ−形アノード領域３６は、ｐ−形アノード領域３６とｎ−形ベース層２１との接合部において接合部が急峻に曲がる屈曲部３６ｃを有する。
半導体装置３Ｂにおいては、ｎ＋形カソード層２０の側においてｐ−形アノード領域３６とｐ−形アノード領域３１とによって段差が形成されている。このような段差を設けたことにより、深さがより深いｐ−形アノード領域３６は屈曲部３６ｃを有する。
半導体装置３Ｂの製造過程について説明する。
図１４は、第３実施形態の第１変形例に係る半導体装置の製造過程を表す模式的断面図である。
まず、上述したトレンチ８０が形成された半導体積層体６０を準備する（図１２（ｂ）参照）。
次に、図１４（ａ）に表されるように、トレンチ８０の中に、ｐ−形アノード領域３６を形成する。ｐ−形アノード領域３６の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）、エピタキシャル成長法等によって行う。ｐ−形アノード領域３６の形成では、トレンチ８０をｐ−形アノード領域３６によって完全に埋め込まない。すなわち、ｐ−形アノード領域３６の内部にトレンチ８１が残るようにｐ−形アノード領域３６が形成される。
次に、図１４（ｂ）に表されるように、トレンチ８１の中に、ｐ＋形アノード領域３７を形成する。ｐ＋形アノード領域３７の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）、エピタキシャル成長法等によって行う。ｐ＋形アノード領域３７を形成した後、アノード電極４０およびカソード電極１０を形成する。このような製造過程によって、半導体装置３Ｂが形成される。
半導体装置３Ｂの動作について説明する。
オン状態では、アノード・カソード間に順方向のバイアスが印加される。これにより、アノード側からカソード側に正孔が流れ、カソード側からアノード側に電子が流れる。
ここで、アノード側では、ｐ＋形アノード領域３７のほか、ｐ−形アノード領域３１、３６が設けられたので、アノード側からの正孔の注入量が抑制される。
ターンオフ状態では、アノード・カソード間に逆方向のバイアスが印加される。ｎ−形ベース層２１に存在する正孔は、アノード電極４０の側に移動する。また、ｎ−形ベース層２１に存在する電子はカソード電極１０の側に移動する。そして、電子は、ｎ形バッファ層２２、ｎ＋形カソード層２０を経由してカソード電極１０に流れ込む。一方、正孔は、逆バイアス印加時には、ｐ＋形アノード領域３７を経由してアノード電極４０に流れ込む。
ターンオフ時に、電子がカソード電極１０に流れ、正孔がアノード電極４０に流れている状態では、ｐ−形アノード領域３１、３６と、ｎ−形ベース層２１との接合部を起点にして、空乏層がｎ−形ベース層２１およびｐ−形アノード領域３１、３６に拡がる。これにより、半導体装置３Ｂにおけるアノード電極４０とカソード電極１０との間の導通はしだいに遮断される。
また、ターンオフ時には、屈曲部３６ｃに電界が集中し易くなる。これにより、屈曲部３６ｃの付近でアバランシェが起き易くなる。そして、半導体装置３Ｂでは、アバランシェによって発生した正孔がｐ＋形アノード領域３７を経由してアノード電極４０に排出される。
半導体装置３Ｂは、複数の屈曲部３６ｃを有する。半導体装置３Ｂにおいては、複数の屈曲部３６ｃのそれぞれでアバランシェが起き易くなるため、アバランシェが起きる箇所が分散される。アバランシェ電流は、複数のｐ＋形アノード領域３７のそれぞれを経由してアノード電極４０に排出されるので、ターンオフ時の半導体装置の破壊耐量が増加する。
また、半導体装置３Ｂでは、ｐ＋形アノード領域３７のほか、ｐ−形アノード領域３１、３６を設けたので、ｐ−形アノード領域３１、３６設けない半導体装置に比べて、アノード側からの正孔の注入量が抑制される。よって、半導体装置３Ｂでは、スイッチング速度が高速になる。
また、半導体装置３Ｂでは、アバランシェ電流が優先的にｐ＋形アノード領域３７を経由してアノード電極４０に排出される。このため、ｐ−形アノード領域３１、３６の不純物濃度をさらに下げてアノード側からの正孔の注入をさらに抑制することも可能になる。
以上述べたように、第３実施形態に係る半導体装置３Ｂによれば、スイッチング速度の高速化およびターンオフ時の破壊耐量の増加が両立する。
（第３実施形態の第２および第３変形例）
図１５は、第３実施形態の変形例に係る半導体装置の模式的断面図であり、図１５（ａ）は、第２変形例に係る半導体装置の模式的断面図であり、図１５（ｂ）は、第３変形例に係る半導体装置の模式的断面図である。
図１５（ａ）に表されるように、半導体装置３Ｃは、ｐ＋形アノード領域３７がｐ−形アノード領域３６の一部上に設けられ、さらにｐ−形アノード領域３１の一部上に設けられている。すなわち、ｐ＋形アノード領域３７は、ｐ−形アノード領域３０とｐ−形アノード領域３１とを跨ぐように設けられている。
このような構造であれば、屈曲部３６ｃの上方には、ｐ＋形アノード領域３７が位置し、ｐ＋形アノード領域３７を経由してアバランシェ電流がより効率よくアノード電極４０の側に排出される。
図１５（ｂ）に表されるように、半導体装置３Ｄは、ｐ＋形アノード領域３７、アノード電極４０およびｐ−形アノード領域３６に接する配線層４１をさらに備える。
このような構造であれば、屈曲部３６ｃの上方には、ｐ＋形アノード領域３７が位置し、ｐ＋形アノード領域３７と配線層４１とを経由してアバランシェ電流がより効率よくアノード電極４０の側に排出される。
（第４実施形態）
図１６（ａ）は、第４実施形態の第１例に係る半導体装置の模式的断面図であり、図１６（ｂ）は、第４実施形態の第２例に係る半導体装置の模式的断面図である。
第４実施形態の第１例に係る半導体装置４Ａは、図１６（ａ）に表すように、ｐ＋形アノード領域３２とアノード電極４０とが接続領域４２によって接続されている。接続領域４２の材料は、アノード電極４０の材料と同じでもよく、異なっていてもよい。接続領域４２の材料がアノード電極４０の材料と同じ場合、接続領域４２は、アノード電極４０の一部としてもよい。この場合、接続領域４２は、アノード電極４０から延びた延在部分になっている。
また、第２例に係る半導体装置４Ｂにおいては、図１６（ｂ）に表すように、接続領域４２のアノード電極４０に接続された部分以外がｐ＋形アノード領域３２によって取り囲まれている。半導体装置４Ａ、４Ｂにおいては、接続領域４２とカソード電極１０との間の距離は、ｐ−形アノード領域３１とカソード電極１０との間の距離よりも短くなっている。
一例として、半導体装置４Ａの製造方法を説明する。
図１７（ａ）〜図１７（ｃ）は、第４実施形態の第１例に係る半導体装置の製造過程を表す模式的断面図である。
まず、図１７（ａ）に表すように、ｎ−形ベース層２１にフォトリソグラフィおよびＲＩＥによってトレンチ２１ｔを形成する。次に、図１７（ｂ）に表すように、ｎ−形ベース層２１の上面側から、ｐ形の不純物元素（例えば、ホウ素）をイオン注入する。ｎ−形ベース層２１の上面側には、例えば、ｎ−形ベース層２１に含まれる不純物総量よりも多い不純物総量の不純物元素が注入される。
例えば、不純物元素は、ｎ−形ベース層２１の上面２１ｓからｎ−形ベース層２１の中に注入されるほか、トレンチ２１ｔの中を通ってｎ−形ベース層２１の中に注入される。この後、必要に応じてｎ−形ベース層２１に加熱処理を行う。
これにより、ｎ−形ベース層２１の上に、ｐ−形アノード領域３０とｐ−形アノード領域３１とが形成される。ｐ−形アノード領域３０とｐ−形アノード領域３１とを含む低濃度ｐ形アノード領域は、ｎ−形ベース層２１の上面２１ｓとトレンチ２１ｔの内壁に沿って形成される。
ｐ−形アノード領域３０とｐ−形アノード領域３１とは同時に形成されるため、ｐ−形アノード領域３０に含まれる不純物総量と、ｐ−形アノード領域３１に含まれる不純物総量とは、例えば、同じである。但し、それぞれの不純物総量は異なっていてもよい。この異なった場合の実施例も本実施形態に含まれる。
次に、図１７（ｃ）に表すように、トレンチ２１ｔを開口するマスク９２を低濃度ｐ形アノード領域の上に形成する。このマスク９２については、ｎ−形ベース層２１上に形成される酸化膜等を用いてもよい。続いて、低濃度ｐ形アノード領域の上面側から、ｐ形の不純物元素（例えば、ホウ素）をさらにイオン注入する。不純物元素は、マスク９２によって遮られ、トレンチ２１ｔの底からｐ−形アノード領域３０の中に選択的に注入される。この後、必要に応じてに加熱処理を行う。
これにより、トレンチ２１ｔの底から下側にｐ＋形アノード領域３２が形成される。この後、図１６（ａ）に表すように、トレンチ２１ｔの中に接続領域４２が形成され、ｐ−形アノード領域３０、３１の上にアノード電極４０が形成される。
第４実施形態では、トレンチ２１ｔを通してｐ形の不純物元素をｎ−形ベース層２１に注入している。このため、不純物元素の拡散距離が図２に示すｎ−形ベース層２１における拡散距離よりも短くても、深いｐ−形アノード領域３０が形成される。つまり、ｐ−形アノード領域３０とｎ−形ベース層２１との接合部とカソード電極４０との間の距離は、ｐ−形アノード領域３１とｎ−形ベース層２１との接合部とカソード電極４０との間の距離よりも短くなる。つまり、第４実施形態によれば、第１実施形態に比べて、より低温の拡散プロセスで、且つより短時間の拡散時間によってｐ−形アノード領域３０を形成できる。
さらに、第４実施形態においては、第１実施形態に比べてｐ＋形アノード領域３２が屈曲部３０ｃにより近づいている。このため、屈曲部３０ｃによって生じたアバランシェ電流がｐ＋形アノード領域３２によってより確実にアノード電極４０に排出され、ターンオフ時の半導体装置の破壊耐量がさらに増加する。
（第５実施形態）
図１８（ａ）は、第５実施形態の第１例に係る半導体装置の模式的断面図であり、図１８（ｂ）は、第５実施形態の第２例に係る半導体装置の模式的断面図であり、図１８（ｃ）は、第５実施形態の第３例に係る半導体装置の模式的断面図である。
上記の図３には、１個のｐ−形アノード領域３０に２つのｐ＋形アノード領域３２が設けられた構造が示されている。しかし、１個のｐ−形アノード領域３０に設けるｐ＋形アノード領域３２の数は、２個とは限らない。
例えば、図１８（ａ）に表すように、１個のｐ−形アノード領域３０に１個のｐ＋形アノード領域３２を設けてもよい。また、図１８（ｂ）に表すように、１個のｐ−形アノード領域３０に３個以上のｐ＋形アノード領域３２を設けてもよい。
ここで、例えば、半導体装置５Ａにおける１個のｐ＋形アノード領域３２とアノード電極４０との接触面積（あるいは占有率）が半導体装置１Ａにおける２個のｐ＋形アノード領域３２とアノード電極４０との接触面積と同じ場合を考える。また、半導体装置５Ｂにおける３個以上のｐ＋形アノード領域３２とアノード電極４０との接触面積（占有率）が半導体装置１Ａにおける２個のｐ＋形アノード領域３２とアノード電極４０との接触面積と同じ場合を考える。
半導体装置５Ａ、５Ｂでは、オン状態でアノード側からの正孔注入が抑えられたまま、ターンオフ時には正孔が確実にｐ＋形アノード領域３２を経由してアノード電極４０に流出する。これにより、半導体装置５Ａ、５Ｂでは、ターンオフ時の破壊耐量が増加する。
さらに、図１８（ｂ）に表す半導体装置５Ｂでは、１個のｐ−形アノード領域３０に３個以上のｐ＋形アノード領域３２を分散させている。ｐ＋形アノード領域３２の幅自体を狭くすることで、アノード側からの正孔注入をさらに抑えられることがシミュレーションによりわかっており、これにより、半導体装置５Ｂでは、半導体装置１Ａに比べて、ｐ＋形アノード領域３２とアノード電極４０との接触面積が同じにもかかわらず、オン状態でのアノード側からの正孔注入がより抑えられる。これにより、半導体装置５Ｂでは、半導体装置１Ａに比べて、より高速のスイッチング動作が可能になる。
また、高濃度のｐ＋形アノード領域は、ｐ−形アノード領域３０外にも設けてもよい。例えば、図１８（ｃ）に表すように、ｐ−形アノード領域３１にｐ＋形アノード領域３３を設けてもよい。これにより、ターンオフ時では、正孔がｐ＋形アノード領域３２のほか、ｐ＋形アノード領域３３を経由してアノード電極４０に流出する。その結果、ターンオフ時の破壊耐量がさらに増加する。また、オン状態でのアノード側からの正孔注入を抑えるために、ｐ−形アノード領域３１の不純物総量をｐ−形アノード領域３０の不純物総量と同程度にしてもよい。例えば、ｐ−形アノード領域３０のアノード電極４０に接する面におけるｐ−形アノード領域３０に含まれる不純物総量と、ｐ−形アノード領域３１のアノード電極４０に接する面におけるｐ−形アノード領域３１に含まれる不純物総量と、を同じにしてもよい。
（第６実施形態）
図１９は、第６実施形態の第１例に係る半導体装置の模式的斜視図である。
図３および図１８（ｂ）においては、複数のｐ＋形アノード領域３２をｐ−形アノード領域３０にＹ方向において配列させたが、複数のｐ＋形アノード領域３２を配列する方向は、Ｙ方向とは限らない。
例えば、図１９に表す半導体装置６Ａのように、ｐ−形アノード領域３０をＹ方向に分散させつつ、複数のｐ＋形アノード領域３２をＸ方向に分散させてもよい。つまり、半導体装置６Ａでは、複数のｐ＋形アノード領域３２をｐ−形アノード領域３０が延在するＸ方向に分散させている。これにより、連続的なｐ＋形アノード領域３２をアノード電極４０に接触させる構造に比べて、ｐ＋形アノード領域３２とアノード電極４０との接触面積（あるいは占有率）が減少する。これにより、オン状態でのアノード側からの正孔注入がさらに抑えられる。その結果、より高速のスイッチング動作が可能になる。
図２０は、第６実施形態の第２例に係る半導体装置の模式的斜視図である。
図１９においては、ｐ＋形アノード領域３２をＸ方向に分離し分散させたが、図２０に示す半導体装置６Ｂのように、Ｘ方向に延在するｐ＋形アノード領域３２とアノード電極４０との間に、選択的に絶縁層７０を設けてよい。
この場合、隣り合う絶縁層７０の間が絶縁層の開口部７０ｈとなり、この開口部７０ｈを介して、ｐ＋形アノード領域３２とアノード電極４０とが導通する。このような構造であっても、アノード側からの正孔注入が抑えられ、より高速のスイッチング動作が可能になる。また、半導体装置６Ｂでは、ターンオフ時に絶縁層７０の下側に位置する低濃度アノード領域（ｐ−形アノード領域３０）が所謂バラスト抵抗になる。これにより、アバランシェ電流の局所集中がより分散される。その結果、ターンオフ時の半導体装置の破壊耐量がさらに増加する。
（第７実施形態）
図２１（ａ）は、半導体装置の模式的断面図であり、図２１（ｂ）は、第７実施形態の第１例に係る半導体装置の不純物濃度プロファイルを表すグラフであり、図２１（ｃ）は、第７実施形態の第２例に係る半導体装置の不純物濃度プロファイルを表すグラフである。
図２１（ｂ）は、図２１（ａ）のＸ−Ｘ’断面の位置における不純物濃度プロファイルを表すグラフであり、図２１（ｃ）は、図２１（ａ）のＹ−Ｙ’断面の位置における不純物濃度プロファイルを表すグラフである。
実施形態では、オン時においてアノード側からの正孔注入を抑制するために、ｐ−形アノード領域３０に含まれる不純物総量をｐ＋形アノード領域３２に含まれる不純物総量よりも低く設定している。
ところが、参考例に係る不純物濃度プロファイル３１０のように、ｐ−形アノード領域３０における不純物濃度がアノード側からカソード側に向かい徐々に低くなっていると、ターンオフ時に発生する空乏層が延び過ぎてアノード電極４０にまで到達する可能性がある。この場合、いわゆるパンチスルーが起きて、半導体装置の耐圧が劣化する可能性がある。
これに対し、図２１（ｂ）に表す半導体装置７Ａにおいては、ｐ−形アノード領域３０における不純物濃度がアノード側からカソード側に向かい一旦高くなり、その後、徐々に低くなっている。つまり、ｐ−形アノード領域３０における不純物濃度は、ｐ−形アノード領域３０内においてピーク値ｐを有している。
このような構造であれば、アノード電極４０とのショットキー接合を維持しつつターンオフ時に発生する空乏層の延びが抑制されて、いわゆるパンチスルーが起き難くなる。その結果、半導体装置の耐圧が維持される。
また、図２１（ｃ）に表す半導体装置７Ｂにおいても、ｐ−形アノード領域３０における不純物濃度がアノード側からカソード側に向かい一旦高くなり、その後、徐々に低くなっている。つまり、ｐ−形アノード領域３０における不純物濃度は、ｐ−形アノード領域３０内においてピーク値ｐを有している。ピーク値ｐの位置は、ｐ＋形アノード領域３２より深い位置にあってもよく、ｐ＋形アノード領域３２内にあってもよい。
このような構造であれば、ターンオフ時に発生する空乏層の延びが抑制されて、いわゆるパンチスルーが起き難くなる。つまり、ターンオフ時に発生する空乏層は、ｐ＋形アノード領域３２に到達し難くなる。その結果、半導体装置の耐圧が維持される。
（第８実施形態）
図２２は、第８実施形態に係る半導体装置の模式的断面図である。
第８実施形態に係る半導体装置８においては、ｐ−形アノード領域３０をイオン注入によって形成する場合に、不純物元素の加速度を変えてｐ−形アノード領域３０を形成している。
例えば、第１エネルギーでｐ−形アノード領域部３０ａを形成し、第２エネルギーでｐ−形アノード領域部３０ａの上にｐ−形アノード領域部３０ｂを形成する。そして、第３エネルギーでｐ−形アノード領域部３０ｂの上にｐ−形アノード領域部３０ｃを形成する。
この場合、第１エネルギーが最も高く、第２エネルギーが最も低い。このような構造であれば、より深いｐ−形アノード領域３０を簡便に形成することができる。このような構造でも、アバランシェ電流がｐ＋形アノード領域３２によってアノード電極４０に確実に排出される。その結果、ターンオフ時の半導体装置の破壊耐量がさらに増加する。
（第９実施形態）
図２３は、第９実施形態に係る半導体装置の模式的平面図である。
図２３には、半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ、２Ａ、２Ｂ、２Ｃ、２Ｄ、３Ａ、３Ｂ、３Ｃ、３Ｄ、４Ａ、４Ｂ、５Ａ、５Ｂ、６Ａ、６Ｂ、７Ａ、７Ｂ、８の模式的平面が表されている。半導体装置１Ａ〜８のそれぞれは、活性領域９５と、活性領域９５を取り囲む周辺領域９６と、を備える。ここで、活性領域９５とは、半導体装置が素子（ダイオード）として機能することが可能な領域である。
例えば、活性領域９５内の任意の領域９７におけるｐ＋形アノード領域３２、３３、３４、３７、３５のそれぞれの占有率は、２０％以下であり、好ましくは１０％以下になっている。ここで、任意の領域９７とは、活性領域９５内から無作為に選択された、例えば、１００μｍ角の領域である。領域９７では、半導体装置が本実施形態で例示されたダイオードとして機能することができる。
このようなｐ＋形アノード領域の寸法、あるいは占有率によって、半導体装置１Ａ〜８の高速スイッチングとターンオフ時の高破壊耐量が可能になっている。
また、以上説明した第１〜第９実施形態では、ｐ−形アノード領域内におけるｐ＋形アノード領域３２、３３、３４、３７、３５のそれぞれのＹ方向における幅は、例えば、１０μｍ以下になっている。また、ｐ−形アノード領域内におけるｐ＋形アノード領域３２、３３、３４、３７、３５のそれぞれの膜厚は、５μｍ以下になっている。
また、ｐ−形アノード領域内におけるｐ＋形アノード領域３２、３３、３４、３７、３５のそれぞれのＹ方向におけるピッチは、１００μｍ以下になっている。但し、図１８（ｂ）、（ｃ）においては、ｐ−形アノード領域内における複数のｐ＋形アノード領域３２の組がＹ方向において１００μｍ以下のピッチで配列されている。
また、半導体装置の活性領域内の任意の領域におけるｐ＋形アノード領域３２、３３、３４、３７、ｐ＋形アノード領域３５のそれぞれの占有率は、２０％以下であり、好ましくは１０％以下になっている。
なお、本実施形態では半導体の主成分としてケイ素（Ｓｉ）を例示したが、本実施形態は、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の化合物材料を含む半導体装置にも適用できる。また、本実施形態のｐ形半導体層とｎ形半導体層の導電形を逆にしても同様な効果が得られることは明らかである。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１Ａ、１Ｂ、１Ｃ、１Ｄ、２Ａ、２Ｂ、２Ｃ、２Ｄ、３Ａ、３Ｂ、３Ｃ、３Ｄ、４Ａ、４Ｂ、５Ａ、５Ｂ、６Ａ、６Ｂ、７Ａ、７Ｂ、８、１００ 半導体装置、 １０ カソード電極（第１電極）、 １５ 正孔電流、 １６ 電子電流、 ２０ ｎ＋形カソード層（第１半導体層）、 ２１ ｎ−形ベース層（第２半導体層）、 ２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ、２１Ｅ、２１Ｆ 領域、 ２１ｓ 上面、 ２１ｔ トレンチ、 ２２ ｎ形バッファ層、 ３０ ｐ−形アノード領域（第１半導体領域）、 ３１ ｐ−形アノード領域（第２半導体領域）、 ３０ａ 部分、 ３０ｃ、３５ｃ、３６ｃ 屈曲部、 ３０ｆ 底部、 ３０ｉ イオン注入層、 ３０ｒ 側部、 ３１ｐ 箇所、 ３２ ｐ＋形アノード領域（第３半導体領域）、 ３３ ｐ＋形アノード領域（第４半導体領域）、 ３４、３５、３７ ｐ＋形アノード領域、 ３６ ｐ−形アノード領域、 ４０ アノード電極（第２電極）、 ４０ｕ 上面、 ４１ 配線層、 ４２ 接続領域、 ５０ 絶縁層、
６０ 半導体積層体、 ７０ 絶縁層、 ８０、８１ トレンチ、 ８０ｂ 底面、 ９０、９１、９２ マスク、 ９５ 活性領域、 ９６ 周辺領域、 ９７ 任意領域、
３１０ 不純物濃度プロファイル

Claims (16)

  1. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体層と、
    前記第１半導体層と前記第２電極との間に設けられ、前記第１半導体層の不純物濃度よりも低い不純物濃度を有する第１導電形の第２半導体層と、
    前記第２半導体層の一部と前記第２電極との間に設けられた第２導電形の第１半導体領域と、
    前記第２半導体層の前記一部とは別の部分と前記第２電極との間に設けられ、前記第１半導体領域に接する第２導電形の第２半導体領域と、
    前記第１半導体領域の少なくとも一部と前記第２電極との間に設けられた第２導電形の第３半導体領域と、
    を備え、
    前記第３半導体領域の前記第２電極に接する面における前記第３半導体領域の不純物濃度は、前記第１半導体領域の前記第２電極に接する面における前記第１半導体領域の不純物濃度および前記第２半導体領域の前記第２電極に接する面における前記第２半導体領域の不純物濃度よりも高く、
    前記第３半導体領域における前記第３半導体領域と前記第２電極との接触面の直下域に配置された部分は、前記第２半導体領域における前記第２半導体領域と前記第２電極との接触面の直下域に配置された部分よりも薄く、
    前記第１半導体領域と前記第１半導体層とによって挟まれた前記第２半導体層の厚さは、前記第２半導体領域と前記第１半導体層とによって挟まれた前記第２半導体層の厚さよりも薄く、
    前記第１半導体領域は、前記第１半導体領域と前記第２半導体層との接合部において前記接合部が曲がった屈曲部を有し、
    前記第１電極側を下側、前記第２電極側を上側としたときに、前記第３半導体領域は、前記屈曲部の少なくとも直上近傍に位置している半導体装置。
  2. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体層と、
    前記第１半導体層と前記第２電極との間に設けられ、前記第１半導体層の不純物濃度よりも低い不純物濃度を有する第１導電形の第２半導体層と、
    前記第２半導体層の一部と前記第２電極との間に設けられた第２導電形の第１半導体領域と、
    前記第２半導体層の前記一部とは別の部分と前記第２電極との間に設けられ、前記第１半導体領域に接する第２導電形の第２半導体領域と、
    前記第１半導体領域の少なくとも一部と前記第２電極との間に設けられた第２導電形の第３半導体領域と、
    を備え、
    前記第３半導体領域の前記第２電極に接する面における前記第３半導体領域の不純物濃度は、前記第１半導体領域の前記第２電極に接する面における前記第１半導体領域の不純物濃度および前記第２半導体領域の前記第２電極に接する面における前記第２半導体領域の不純物濃度よりも高く、
    前記第３半導体領域における前記第３半導体領域と前記第２電極との接触面の直下域に配置された部分は、前記第２半導体領域における前記第２半導体領域と前記第２電極との接触面の直下域に配置された部分よりも薄く、
    前記第１半導体領域と前記第１半導体層とによって挟まれた前記第２半導体層の厚さは、前記第２半導体領域と前記第１半導体層とによって挟まれた前記第２半導体層の厚さよりも薄い半導体装置。
  3. 前記第１半導体領域は、前記第１半導体領域と前記第２半導体層との接合部において前記接合部が曲がった屈曲部を有する請求項２記載の半導体装置。
  4. 前記第１電極側を下側、前記第２電極側を上側としたときに、前記第３半導体領域は、前記屈曲部の少なくとも直上近傍に位置している請求項２または３に記載の半導体装置。
  5. 前記第１半導体領域および前記第２半導体領域は、前記第２電極にショットキー接合をしている請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第３半導体領域は、前記第２電極にオーミック接合をしている請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第３半導体領域は、前記第１半導体領域の前記少なくとも一部と前記第２電極との間に設けられ、さらに前記第２半導体領域の一部と前記第２電極との間に設けられている請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第１半導体領域、前記第２電極および前記第３半導体領域に接する配線層をさらに備えた請求項７記載の半導体装置。
  9. 前記第３半導体領域と前記第２電極との間に接続領域をさらに備えた請求項１〜６いずれか１つに記載の半導体装置。
  10. 前記第２電極に接続され、前記第２電極に接続された部分以外が前記第３半導体領域によって取り囲まれた接続領域をさらに備えた請求項１〜６いずれか１つに記載の半導体装置。
  11. 前記接続領域と前記第１電極との間の距離は、前記第２半導体領域と前記第１電極との間の距離よりも短い請求項９または１０に記載の半導体装置。
  12. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体層と、
    前記第１半導体層と前記第２電極との間に設けられ、前記第１半導体層の不純物濃度よりも低い不純物濃度を有する第１導電形の第２半導体層と、
    前記第２半導体層の一部と前記第２電極との間に設けられた第２導電形の第１半導体領域と、
    前記第１半導体領域の一部と前記第２電極との間に設けられた第２導電形の第３半導体領域と、
    前記第２半導体層と前記第２電極との間のうち、前記第１半導体領域が設けられていない領域に設けられた絶縁層と、
    を備え、
    前記第３半導体領域の前記第２電極に接する面における前記第３半導体領域の不純物濃度は、前記第１半導体領域の前記第２電極に接する面における前記第１半導体領域の不純物濃度の不純物濃度よりも高く、
    前記第１半導体領域と前記第１半導体層とによって挟まれた前記第２半導体層の厚さは、前記第１半導体領域が設けられていない部分の前記第２半導体層の厚さよりも薄く、
    前記第１半導体領域は、前記第２電極にショットキー接合をしている半導体装置。
  13. 前記第１半導体領域は、前記第１半導体領域と前記第２半導体層との接合部において前記接合部が曲がった屈曲部を有する請求項１２記載の半導体装置。
  14. 前記第１電極を下側、前記第２電極と上側としたときに、前記第３半導体領域は、前記屈曲部の少なくとも直上近傍に位置している請求項１２または１３に記載の半導体装置。
  15. 前記第３半導体領域は、前記第２電極にオーミック接合をしている請求項１２〜１４のいずれか１つに記載の半導体装置。
  16. 前記第３半導体領域は、前記第１半導体領域の前記一部と前記第２電極との間に設けられ、さらに前記第１半導体領域が設けられていない前記部分の前記第２半導体層と前記第２電極との間に設けられている請求項１２〜１５のいずれか１つに記載の半導体装置。
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