JP3456065B2 - 半導体装置 - Google Patents
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Description
用いられるダイオードなどの半導体装置に関する。
低オン電圧で、且つ、高速性が要求される。数十Ｖの低
耐圧素子ではショットキーダイオードがこの特性を兼ね
備えているが、高耐圧化するとシリコン厚みの増大のた
め、オン電圧（順電圧降下ともいう）が大幅に増加する
と共に、ショットキー接合ゆえに漏れ電流が大幅に増大
する。このためショットキーダイオードは一般には高耐
圧素子としては使用されない。高耐圧素子としては、伝
導度変調（正孔と電子の注入により、半導体の伝導度を
低下させること）を利用してオン電圧を低下させるｐｉ
ｎダイオード（構造としてはｐｎ- ｎ+ である）が良く
知られている。
の素子断面に電圧を印加した状態を示した図であり、同
図（ａ）は順バイアス時の状態、同図（ｂ）は逆バイア
ス時の状態を示す。このｐｉｎダイオードはｐ層８、ｎ
- 層１、ｎ+ バッファ層２の３層で構成され、ｐ層８上
とｎ+ バッファ層２上に表面電極３と裏面電極４が形成
される。同図（ａ）において、ｐｉｎダイオードを順バ
イアスすると、ｐ層８から正孔、ｎ+ バッファ層２から
電子がｎ- 層１に注入され、矢印で示した電流が流れ
る。このオン状態ではｎ- 層１では熱平衡状態でのキャ
リア（正孔と電子）の量より多くなり、所謂、伝導度変
調が起こり、オン電圧を低下させる。しかし、オン状態
で蓄積されたキャリア量が多いため、逆回復過程で、大
きな逆回復電流が流れる。これを小さく抑制するため
に、通常、ダイオード内にライフタイムキラーを導入し
ている。しかし、ライフタイムキラーの導入はオン電圧
を増大させる。このように、ｐｉｎダイオードではオン
電圧と、逆回復電流はトレードオフの関係にあり、また
スイッチング損失は逆回復電流に依存するため、オン電
圧とスイッチング損失もトレードオフの関係にある。同
図（ｂ）において、ｐｉｎダイオードを逆バイアスする
と、ｎ- 層１に空乏層が拡がる。空乏層端がｎ+バッフ
ァ層２に達すると空乏層はｎ+ バッファ層２内では殆ど
拡がらないため、ｎ+ バッファ層２を設けることで、ｎ
- 層１の厚さを小さくでき、オン電圧の低下に役立つ。
また、ｐ層８の濃度が比較的高いため、ｐ層８内の空乏
層の拡がりは小さい。
ードオフを改善するために、ｐｉｎダイオードのｐ層８
の濃度を低下させ、正孔がｎ- 層１に注入されるのを抑
制し、伝導度変調の度合いを小さくして、ｐ層８とｎ-
層１の接合であるｐｎ接合付近のキャリアの濃度を下げ
る。またライフタイムキラーを積極的に導入しないこと
で、キャリアのライフタイムを長いまま保ち、オン電圧
を増大させない。この両者を成立させて、オン電圧を増
大させずに、逆回復電流を小さくし、且つ、ソフトリカ
バリー化（逆回復電流が滑らかに減少すること）と低ス
イッチング損失化を図ったｐ- ｉｎダイオードが開発さ
れている。
ダイオードは逆バイアス時にｐ- 層にも空乏層が拡が
り、空乏層が表面電極に達する、所謂、パンチスルー現
象により高耐圧化には限度がある。これを改善するため
にｐ+ ウェル９を設けたｐ- ｉｎダイオードが開発され
ている。
オード（従来例（２））の素子断面に電圧を印加した状
態を示した図であり、同図（ａ）は順バイアス時の状
態、同図（ｂ）は逆バイアス時の状態を示す。このｐ-
ｉｎダイオードは図８のｐｉｎダイオードのｐ層８に相
当する層をｐ- 層５と島状のｐ+ ウェル９で形成してい
る。ｐ+ ウェル９を設けた構造により、同図（ａ）のよ
うに順バイアス時にはｐ- 層５から正孔、ｎ+ バッファ
層２から電子が注入され、電流はｐ- 層５からｎ+ バッ
ファ層２に向かって流れる。このとき、ｐ+ ウェル９と
ｎ- 層１でのｐｎ接合のえん層電圧（電流が流れはじめ
る電圧）が ｐ- 層５とｎ- 層１でのｐｎ接合のえん層
電圧より大きいため、ｐ+ ウェル９からの正孔の注入は
ない。電流はｐ+ ウェル９の下を横方向にも流れ、横方
向の抵抗と電流の積で決まる電圧がえん層電圧より大き
くなると、ｐ+ ウェル９からも正孔の注入が起こる。こ
の構造では横方向の抵抗が大きいため、比較的小さい電
流でｐ+ ウェル９からも正孔の注入が起こり、スイッチ
ング損失が大きくなる。また、同図（ｂ）のように逆バ
イアス時には、ｐ+ ウェル９で挟まれたｎ- 層の空乏層
が拡がり、このｎ- 層をピンチオフさせることで、空乏
層がｎ- 層側に大きく拡がり、ｐ- 層でのパンチスルー
現象が防止され、高耐圧が維持される。耐圧確保上、こ
のｐ+ ウェル９の深さは約１５μｍ以上必要であるが、
この深さではｐ+ ウェル９の横幅が広く、前記の横方向
の抵抗が大きく、ｐ+ ウェル９からの正孔の注入が小さ
な電流でも生じる。さらにｐ+ ウェル９からの正孔の注
入がない状態では導通面積が低下し、オン電圧が大きく
なる。当然、この深さを浅くするとｐ- 層でのパンチス
ルー現象が起きやすくなり、耐圧低下を招くという問題
が生ずる。
漏れ電流が小さく、オン電圧とスイッチング損失の両者
を低減できる半導体装置を提供することにある。
めに、高濃度第一導電形半導体層上に、低濃度第一導電
形半導体層を形成し、低濃度第一導電形半導体層の表面
層に低濃度第二導電形半導体層が形成され、低濃度第二
半導体層の表面から該低濃度第二導電形半導体層より深
い複数個のトレンチ溝を選択的に形成し、トレンチ溝の
全表面層に高濃度第二導電形半導体領域を形成するとよ
い。このトレンチ溝の平面上の形状がストライプ状、ま
たはセル状とするとよい。
領域を形成することで、高濃度第二導電形半導体領域に
挟まれた低濃度第一導電形半導体層に拡がる空乏層を低
電圧でもピンチオフできるようにする。こうすること
で、低濃度第二導電形半導体層内に拡がる空乏層が表面
電極に達する、所謂パンチスルー現象を抑え、高耐圧化
が達成できる。また、ライフタイムキラーを導入せずに
導通時のキャリア濃度を低減することで、低オン電圧化
と低スイッチング損失化の両者が達成できる。
素子断面図である。高濃度ｎ形半導体基板をｎ+ バッフ
ァ層２とし、この表面にｎ- 層１をエピタキシャル成長
などで形成し、ｎ- 層１の表面層にイオン注入またはエ
ピタキシャル成長でｐ- 層５を形成する。この表面にｎ
- 層１に達するトレンチ溝１０を形成し、このトレンチ
溝１０の側壁や底面にホウ素を気相拡散し、ｐ+ 領域６
を作り込む。このｐ+ 領域６の拡散深さは数μｍ以内と
し、活性領域に対するｐ+ 領域６の面積比率の増加を抑
える。ｐ- 層５上、ｐ+ 領域６上に表面電極３、ｎ+ バ
ッファ層２上に裏面電極４を形成する。これらの電極材
料としてはオーミック接続するものを選定する。このト
レンチ溝１０にｐ+ 領域６を形成することで、従来素子
であるｐ+ ウェルを設けたｐ- ｉｎダイオードのｐ+ ウ
ェルと比較して、ｐ+ 領域６の底部の幅（ｐ+ ウェルの
横幅に相当）を小さく、且つ、ｐ+ 領域６の表面から底
部までの距離（ｐ+ ウェルの深さに相当）を大きくでき
る。従って、ｐ+ 領域６の底部の横方向の抵抗が小さ
く、且つ、ｐ+ 領域６で挟まれたｎ- 層１でのピンチオ
フが低電圧で確実に起こる素子とすることができる。
尚、低濃度ｎ形半導体基板をｎ-層１とし、一方の主面
にｐ- 層５を形成し、他方の主面に拡散等でｎ+ バッフ
ァ層２を形成してもよい。
（ａ）はストライプ状のパターン図、同図（ｂ）はセル
状のパターン図である。いずれの場合もトレンチ溝１０
の回りにｐ+ 領域６が形成されている。またセル状の場
合のセルの配置はこの図では三角形配置であるが四角
形、六角形等の配置もある。図３は実施例の素子に電圧
を印加した状態を示す断面図で、同図（ａ）は順バイア
ス時の図、同図（ｂ）は逆バイアス時の図である。図２
のように、トレンチ溝の表面パターンはストライプ状
（縞状）またはセル状（島状）にする。ストライプ状の
場合、溝幅が狭すぎると図示されていない溝パターンの
先端部でｐ+ 領域６の曲率がきつくなり耐圧が低下し、
逆に広すぎると溝直下の電流分による電圧降下でｐ+ 領
域６からｎ- 層１への正孔の注入が起こるため、溝幅は
１〜１５μｍ程度と見込まれる。トレンチ溝１０の深さ
は、浅すぎるとｐ+ 領域６に挟まれたｎ- 層１でピンチ
オフが十分起こらず漏れ電流が増加する。そのため、ｐ
+領域６の深さは約３μｍ以上が必要である。またｐ+
領域６で挟まれたｐ- 層５の幅は耐圧とオン電圧の設定
で変わるが、ｎ- 層１の比抵抗に依存する空乏層の伸び
と比べて、この幅が広すぎるとピンチオフが十分行われ
ず、漏れ電流が増大することになる。またトレンチ溝１
０にｐ+ 領域６を形成することで、オン状態時には電流
はｐ- 層５とｎ- 層１の接合で流れ、両者の層での不純
物濃度が低いために、ライフタイムキラーを導入せずと
もキャリアの注入が抑えられる。そのため、逆回復電流
が小さいにもかかわらず、ライフタイムキラーを導入し
ていないため、低オン電圧化が図れる。
図である。図１との違いは表面層のトレンチ溝１０にｐ
+ 領域６を形成する代わりに、ｎ- 層１に埋め込み型の
ｐ+領域７を形成する点である。この埋め込み型のｐ+
領域７はｐ- 層５と接続させず電気的に浮いた状態にし
ている。図５は参考例の素子に電圧を印加した状態を示
す断面図で、同図（ａ）は順バイアス時の図、同図
（ｂ）は逆バイアス時の図を示す。埋め込み型のｐ+ 領
域７はｐ- 層５と接続させず電気的に浮いた状態である
ためｐ+ 領域７からの正孔の注入は基本的に起こらな
い。また例え電気的に接続した場合でもｐ+ 領域７を電
流が回り込む際の電圧降下は小さいため、ｐ+ 領域７か
らの正孔の注入は起こらない。逆バイアス時には、ｐ+
領域７はｐ- 層５に近接しているので、ｎ- 層１に拡が
る空乏層でほとんどアノード電位と等しくなり、またｐ
+ 領域７で挟まれたｎ- 層１は低電圧でピンチオフし、
高耐圧を維持できる。この埋め込み型のｐ+ 領域７を有
するダイオードは前記のトレンチ溝１０を有するダイオ
ードと同様の効果が得られる。
ードの逆回復電流波形図である。この発明のダイオード
（トレンチ溝型の実施例、埋め込み型の参考例）は逆回
復電流Ｉrrが小さく、また従来ダイオード（従来例
（１）のｐｉｎ型の従来例（１）、ｐ+ ウェル型の従来
例（２））と比べ、逆回復電流の減少率ｄｉ／ｄｔが小
さく、低スイッチング損失でソフトリカバリーとなって
いる。このソフトリカバリー波形になるということは回
路配線のインダクタンスとｄｉ／ｄｔとの積で発生する
回路内サージ電圧が小さいことを意味し、このことはサ
ージ電圧による素子破壊が起きにくく、使い勝手がよい
素子であることを意味する。
ードの逆バイアス時の電圧─電流曲線図を示す。逆バイ
アス時には、従来例（２）のｐ+ ウェル型のダイオード
と比べ、トレンチ溝型（実施例（１））および埋め込み
型（実施例（２））のダイオードではｎ- 層１がピンチ
オフし易くなり、漏れ電流レベルは従来例（２）のｐ+
ウェル型のダイオードより小さく、従来例（１）のｐｉ
ｎダイオード並に小さくできる。
オードにおいて、オン状態時に、電流が流れるのはｐ-
層、ｎ- 層のｐｎ接合であり、ライフタイムキラーを導
入せずにキャリアの注入が抑制されるため、伝導度変調
の度合いが比較的小さいにもかかわらず、ライフタイム
が長いため、オン電圧を小さくできる。また逆回復過程
では、注入されるキャリアが抑制されるため、蓄積キャ
リアの量が少なく、従って、逆回復電流と逆回復電流の
減少率ｄｉ／ｄｔも小さくできる。そのため、スイッチ
ング損失が小さく、ソフトリカバリーな素子が得られ
る。一方、逆バイアス時には、従来のｐ+ ウェルのある
ダイオードと比べ、ピンチオフが確実に起きるため、漏
れ電流はｐｉｎダイオード並に小さくできる。
ターン図、（ｂ）はセル状のパターン図
順バイアス時の図、（ｂ）は逆バイアス時の図
順バイアス時の図、（ｂ）は逆バイアス時の図
復電流波形図
イアス時の電圧─電流曲線図
図に電圧を印加した状態を示し、同図（ａ）は順バイア
ス時の図、同図（ｂ）は逆バイアス時の図
例（２））の素子断面図に電圧を印加した状態を示し、
同図（ａ）は順バイアスした時の図、同図（ｂ）は逆バ
イアスした時の図
Claims (2)
- 【請求項１】高濃度第一導電形半導体層上に、低濃度第
一導電形半導体層が形成され、低濃度第一導電形半導体
層の表面層に低濃度第二導電形半導体層が形成され、低
濃度第二導電形半導体層の表面から該低濃度第二導電形
半導体層より深い複数個のトレンチ溝が選択的に形成さ
れ、トレンチ溝の全表面層に高濃度第二導電形半導体領
域が形成されることを特徴とする半導体装置。 - 【請求項２】トレンチ溝の平面上の形状がストライプ
状、またはセル状であることを特徴とする請求項１記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23367195A JP3456065B2 (ja) | 1995-09-12 | 1995-09-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23367195A JP3456065B2 (ja) | 1995-09-12 | 1995-09-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982986A JPH0982986A (ja) | 1997-03-28 |
| JP3456065B2 true JP3456065B2 (ja) | 2003-10-14 |
Family
ID=16958714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23367195A Expired - Fee Related JP3456065B2 (ja) | 1995-09-12 | 1995-09-12 | 半導体装置 |
Country Status (1)
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|---|---|
| JP (1) | JP3456065B2 (ja) |
Families Citing this family (5)
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| JP4961686B2 (ja) * | 2005-06-03 | 2012-06-27 | 株式会社デンソー | 半導体装置 |
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1995
- 1995-09-12 JP JP23367195A patent/JP3456065B2/ja not_active Expired - Fee Related
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