JPH0737895A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】逆回復時間を短くした上で、逆回復電流減少率
を小さくすることと、順電圧を低くすることとが可能な
ＰＩＮ構造の半導体装置を提供する。 【構成】カソード領域である高濃度のＮ⁺ 層１１の下面
には、カソード電極１２が形成されている。また、Ｎ⁺
層１１の上には、Ｉ層である低濃度のＮ^- 層１３が形成
されている。そのＮ^- 層１３の表面には、アノード領域
である高濃度のＰ ⁺ 層１４が形成されている。そのＰ⁺
層１４は、低濃度のＰ^- 層１６と、Ｐ^- 層１６中にスト
ライブ状に配列された高濃度のＰ⁺⁺層１５とによって形
成されている。Ｐ⁺ 層１４の上にはアノード電極１８が
形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り、詳しくは、ＰＩＮ構造のダイオードおよ
びその製造方法に関するものである。

【０００２】

【従来の技術】従来、ＰＩＮ構造のダイオードの製造方
法においては、ライフタイムキラーとして白金を代表と
する比抵抗補償効果の少ない物質を使用する技術につい
て、種々の提案がなされている。このようなＰＩＮ構造
のダイオードでは、スイッチング特性のハードリカバリ
ー化を改善すること、すなわち、ソフトリカバリー化を
実現することが要求されている。

【０００３】図８に、ダイオードのスイッチング時（順
バイアスから逆バイアスに逆転するとき）のカソード電
流の時間変位を示す。ダイオードに定常の順電流を流し
ておき、それまでかかっていた順電圧を急激に逆電圧に
切り換えてダイオードを非導通にすると、過渡的に、定
常の逆電流より大きな逆回復電流ＩR が流れ、その後、
定常の逆電流に安定する。この逆回復電流ＩR から定常
の逆電流近くまで回復するのに要する時間が逆回復時間
ｔrrである。

【０００４】逆回復時間ｔrrは短いほど良いわけで、そ
れには逆回復電流ＩR （ピーク値ＩRP）を小さくするこ
とが肝要であるが、電力損失の低減に着目すれば、図８
における期間ｔ₂ 内での電力損失を小さくしなければな
らない。この電力損失は、特に約５０ＭＨZ 以上の高速
スイッチング動作時において、他の損失より大きくなる
ため、インバータの帰還ダイオードやスイッチングレギ
ュレータの整流用ダイオードなどの高速スイッチング用
途では重要となる。

【０００５】そのためには、逆回復電流ＩR の立ち上が
りを緩やかにする必要がある。すなわち、期間ｔ₂ に対
する逆回復電流ＩR の傾きである逆回復電流減少率ｄＩ
R ／ｄｔ₂ を小さくする必要がある。この逆回復電流減
少率ｄＩR ／ｄｔ₂ を小さくすることを、一般にソフト
リカバリー化という。これに対して、逆回復電流ＩRPの
立ち上がりが急峻になること（すなわち、逆回復電流減
少率ｄｉ／ｄｔ₂ が大きくなること）を、一般にハード
リカバリー化という。ハードリカバリー化がすすむと、
逆回復電流ＩR が定常の逆電流近くまで回復したときに
サージが発生し、スイッチングノイズや電力損失の原因
となる。スイッチング特性のハードリカバリー化を避け
てソフトリカバリー化しなければならない理由はここに
ある。

【０００６】図９に、従来のＰＩＮ構造における逆回復
電流減少率ｄＩR ／ｄｔ₂ および順電圧ＶF とＩ層幅と
の関係を示す。従来のＰＩＮ構造では、Ｉ層（例えば、
プレーナ形のＰ⁺ Ｎ^- Ｎ⁺ 構造をとるダイオードではＰ
⁺ 層とＮ⁺ 層の間のＮ^- 層）の幅を広くすることによ
り、逆回復電流減少率ｄＩR ／ｄｔ₂ を小さくしてソフ
トリカバリー化することができる。しかしながら、Ｉ層
の幅を広くすると順電圧ＶF が高くなるため、順方向電
流による電力損失が大きくなってしまう。

【０００７】そこで、特開昭５８−６０５７７号公報に
開示されるように、例えば、プレーナ形のＰ⁺ Ｎ^- Ｎ⁺
構造をとるダイオードにおいて、アノード領域のＰ⁺ 層
を濃度の異なる２つの層で形成する方法が提案されてい
る。つまり、高濃度で厚い第１のＰ⁺⁺層と、低濃度で薄
い第２のＰ^- 層とを、それぞれストライブ状に交互に配
列してアノード領域のＰ⁺ 層を形成するわけである。こ
の方法では、逆回復時間ｔrrを短くした上で、逆回復電
流減少率ｄＩR ／ｄｔ₂ を小さくすることと順電圧ＶF
を低くすることとを両立させることができる。

【０００８】

【発明が解決しようとする課題】しかしながら、同公報
では、アノード領域のＰ⁺ 層を形成する際に、まず、Ｎ
^- 層側よりボロンを選択的に拡散して第２のＰ^- 層を形
成し、続いて、形成した第２のＰ^- 層の表面にボロンを
イオン注入して第１のＰ⁺⁺層を形成している。つまり、
第２のＰ^- 層と第１のＰ⁺⁺層とを別個のプロセスで製造
していた。従って、アノード領域のＰ⁺ 層を１回の拡散
工程で形成する従来のＰＩＮ構造の製造方法に比べて、
プロセスが増加する分だけ、スループットが低下し、製
造コストが増大するという問題があった。

【０００９】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、逆回復時間を短くした
上で、逆回復電流減少率を小さくすることと、順電圧を
低くすることとが可能なＰＩＮ構造の半導体装置を、簡
単な製造方法によって提供することにある。

【００１０】

【課題を解決するための手段】本発明は上記問題点を解
決するため、請求項１記載の発明は、ＰＩＮ構造の半導
体装置において、複数個の拡散口からの横拡散によって
拡散面が重ね合うことにより定められた配置で高濃度層
と低濃度層が形成されたＩ層表面の拡散領域を有するこ
とをその要旨とする。

【００１１】請求項２記載の発明は、ＰＩＮ構造の半導
体装置の製造方法において、Ｉ層の表面に膜を形成する
工程と、その膜の適宜な箇所に複数個の拡散口を形成す
る工程と、前記膜をマスクとして、前記各拡散口よりＩ
層にＰ型又はＮ型不純物を横拡散させることにより、各
拡散口よりの拡散面を重ね合わせて、Ｉ層の表面に高濃
度のＰ層又はＮ層と低濃度のＰ層又はＮ層とを定められ
た配置で形成する工程とを備えたことをその要旨とす
る。

【００１２】請求項３記載の発明は、請求項１記載の半
導体装置において、前記拡散面の重なり合う部分の横方
向の幅を拡散面の深さより小さくすることをその要旨と
する。

【００１３】請求項４記載の発明は、請求項２記載の半
導体装置の製造方法において、前記拡散面の重なり合う
部分の横方向の幅を拡散面の深さより小さくすることを
その要旨とする。

【００１４】

【作用】従って、請求項１記載の発明によれば、Ｉ層の
表面に形成した高濃度層および低濃度層の幅，深さ，配
置などを適宜に設定することにより、逆回復時間を短く
した上で、逆回復電流減少率を小さくすることと順電圧
を低くすることとを両立させることができる。

【００１５】また、請求項２記載の発明によれば、Ｉ層
の表面に形成した高濃度層および低濃度層の幅，深さ，
配置などを適宜に設定することにより、逆回復時間を短
くした上で、逆回復電流減少率を小さくすることと順電
圧を低くすることとを両立させることができる。

【００１６】また、請求項３記載の発明によれば、請求
項１記載の半導体装置において、前記拡散面の重なり合
う部分の横方向の幅を拡散面の深さより小さくしてい
る。その結果、逆回復電流減少率を特に小さくすること
ができる。

【００１７】また、請求項４記載の発明によれば、請求
項２記載の半導体装置の製造方法において、前記拡散面
の重なり合う部分の横方向の幅を拡散面の深さより小さ
くしている。その結果、逆回復電流減少率を特に小さく
することができる。

【００１８】

【実施例】以下、本発明をプレナー形のＰＩＮ構造のダ
イオードに具体化した一実施例を図面に従って説明す
る。

【００１９】図１は、本実施例のダイオードの完成時に
おける断面図である。カソード領域である高濃度のＮ⁺
層１１の下面には、カソード電極１２が形成されてい
る。また、Ｎ⁺ 層１１の上には、Ｉ層である低濃度のＮ
^- 層１３が形成されている。そのＮ^- 層１３の表面に
は、アノード領域である高濃度のＰ⁺ 層１４が形成され
ている。そのＰ⁺ 層１４は、低濃度のＰ^- 層１６と、Ｐ
^- 層１６中にストライブ状に配列された高濃度のＰ⁺⁺層
１５とによって形成されている。Ｐ ⁺ 層１４の上にはア
ノード電極１８が形成されている。

【００２０】次に、本実施例の製造方法を図２および図
３に従って説明する。まず、Ｎ⁺ 層１１の上にＮ^- 層１
３が形成されたシリコンウェハを準備する。そして、Ｎ
^- 層１３の表面全面にシリコン酸化膜１７を形成する。
次に、リソグラフィと異方性エッチングとによるパター
ニングにより、シリコン酸化膜１７にアノード拡散口１
７ａを形成する。

【００２１】続いて、シリコン酸化膜１７をマスクとし
て、Ｎ^- 層１３にボロンを拡散させる。すると、ボロン
は、アノード拡散口１７ａよりＮ^- 層１３の表面に横拡
散する。このボロンの横拡散により、Ｎ^- 層１３のアノ
ード拡散口１７ａ近傍は高濃度のＰ⁺⁺層１５となり、ア
ノード拡散口１７ａより離れた部分は低濃度のＰ^- 層１
６となる。

【００２２】図２は、その状態における本実施例の断面
図である。また、図３は、シリコン酸化膜１７の平面図
である。シリコン酸化膜１７には、スリット状に複数の
アノード拡散口１７ａが形成されている。尚、各アノー
ド拡散口１７ａの端部はアールを有し、角孔にはなって
いない。また、各アノード拡散口１７ａの幅ＷP および
間隔ＷCHは全て同じになっている。

【００２３】このとき、各アノード拡散口１７ａの幅Ｗ
P および間隔ＷCHを適宜に調整することにより、隣合う
各アノード拡散口１７ａから横拡散されたボロンが重な
り合う（すなわち、隣合うＰ^- 層１６が重なり合う）。
そのため、Ｎ^- 層１３の表面はＰ⁺⁺層１５またはＰ^- 層
１６で覆われ、Ｎ^- 層１３の表面にはＮ^- 層が露出しな
いことになる。尚、隣合うＰ^- 層１６が重なり合う部分
は、重なり合わない部分に比べて高濃度になるものの、
Ｐ⁺⁺層１５に比べれば低濃度になっている。また、各ア
ノード拡散口１７ａの端部はアールを有しているため、
各アノード拡散口１７ａよりのボロンの横拡散が均一に
行われる上に、不連続界面での電界集中を避けることが
できる。さらに、各アノード拡散口１７ａの幅ＷP およ
び間隔ＷCHは全て同じになっているため、Ｐ⁺ 層１４
（アノード領域）全体でみると、電流密度は均一になっ
ている。

【００２４】次に、図３に示すように、アノード拡散口
１７ａ間のシリコン酸化膜１７を除去して、シリコン酸
化膜１７にアノードコンタクトホールＡを形成する。そ
して、Ｐ⁺ 層１４の表面にライフタイムキラーとしての
白金層を被着させ、熱処理によって基板中に高濃度の白
金を拡散させ、キャリアのライフタイムを調整する。

【００２５】最後に、アノード電極１８とカソード電極
１２とを形成する。すなわち、Ｐ⁺層１４の表面にアル
ミを蒸着させ、そのアルミをフォトエッチングによって
所定のパターン形状にしてアノード電極１８を形成す
る。また、Ｎ⁺ 層１１の表面に、クロム、ニッケル、金
の各層を順次形成して、カソード電極１２を形成する。

【００２６】図４に、本実施例におけるシリコンウェハ
の不純物濃度分布を示す。図１および図２の矢印Ｘ方向
（Ｐ^- 層１６の縦断面方向）における不純物濃度分布を
点線で、図１および図２の矢印Ｙ方向（Ｐ⁺⁺層１５の縦
断面方向）における不純物濃度分布を実線で示す。

【００２７】図５に、本実施例において、Ｘｊを２０μ
m としてＬｐを変化させた場合の逆回復電流減少率ｄＩ
R ／ｄｔ₂ の実測値（×印）と回帰直線とを示す。尚、
図１および図２に示すように、拡散層が重なり合った部
分の幅をＬｐ⁺ 、重なり合わない部分の幅をＬｐとし、
Ｐ⁺ 層１４の深さ（アノード領域の深さ）をＸｊとす
る。

【００２８】アノード領域のＰ⁺ 層を単一の濃度層で形
成してある従来のＰＩＮ構造のダイオードでは、アノー
ド領域の深さＸｊが２０μm のとき、逆回復電流減少率
ｄＩR ／ｄｔ₂ が約５１０Ａ／μsec になる。本実施例
でそれと同じ値をとるのは、Ｌｐ⁺ が２０μm のときで
ある。すなわち、Ｌｐ⁺ がＸｊ未満のとき、本実施例は
従来のＰＩＮ構造より逆回復電流減少率ｄＩR ／ｄｔ₂
が小さくなる。

【００２９】また、Ｘｊを変化させてＬｐと逆回復電流
減少率ｄＩR ／ｄｔ₂ との関係を調べてみても、図５と
同様に、Ｌｐ⁺ がＸｊ未満のときに、従来のＰＩＮ構造
より本実施例の方が逆回復電流減少率ｄＩR ／ｄｔ₂ は
小さくなる。

【００３０】従って、拡散層が重なり合う部分の幅Ｌｐ
⁺ をアノード領域の深さＸｊより小さくすることによ
り、従来のＰＩＮ構造より逆回復電流減少率ｄＩR ／ｄ
ｔ₂ を小さくすることができる。

【００３１】このように、本実施例においては、アノー
ド領域（Ｐ⁺ 層１４）を単一の濃度層で形成せず、Ｉ層
（Ｎ^- 層１３）の上に高濃度層（Ｐ⁺⁺層１５）と低濃度
層（Ｐ^- 層１６）とを規則的に配列してアノード領域を
形成している。すなわち、アノード領域（Ｐ⁺ 層１４）
の一部に濃度の薄い部分（Ｐ^- 層１６）を作り込んであ
る。これにより、逆回復時間ｔrrを短くした上で、逆回
復電流減少率ｄＩR ／ｄｔ₂ を小さくすることと順電圧
ＶF を低くすることとを両立させることができる。

【００３２】ちなみに、実験によって求めた本実施例の
ベストモードは、（ＷP ，ＷCH, Ｘｊ, Ｌｐ⁺ ，Ｌｐ）
をそれぞれ、（１０，２０，２０，１２，１８）や（１
０，２２，２０，１０，２２）にした場合であった。

【００３３】また、本実施例においては、シリコン酸化
膜１７に形成した各アノード拡散口１７ａよりＮ^- 層１
３の表面にボロンを横拡散させることにより、アノード
領域（Ｐ⁺ 層１４）の高濃度層（Ｐ⁺⁺層１５）と低濃度
層（Ｐ^- 層１６）とを同時に形成している。つまり、本
実施例では高濃度層（Ｐ⁺⁺層１５）と低濃度層（Ｐ^-層
１６）とを同一のプロセスで製造している。尚、従来か
ら、アノード電極が形成されていないアノード領域の露
出部には、接合保護のためのシリコン酸化膜が形成され
ていた。従って、本実施例は、アノード領域を１回の拡
散工程で形成する従来のＰＩＮ構造の製造方法と全く同
じ簡単なプロセスで製造することができ、スループット
が低下したり、製造コストが増大したりすることはな
い。

【００３４】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 １）各アノード拡散口１７ａをスリット状ではなく、最
も効率の良い適宜な形状に形成する。但し、不連続界面
での電界集中を避け、各アノード拡散口１７ａよりのボ
ロンの横拡散を均一に行うため、各アノード拡散口１７
ａの端部はアールを有するようにする。

【００３５】そのようにした一例を図６および図７に示
す（両図共、アノード電極１８を取り除いた状態の平面
図である）。図６では、規則的に配列した小さな円形の
島状にシリコン酸化膜１７を残して各アノード拡散口１
７ａを形成している。そのため、各島の下側に低濃度層
（Ｐ ^- 層１６）が形成されることになる。

【００３６】また、図７では、規則的に配列した同心円
状にシリコン酸化膜１７を残して各アノード拡散口１７
ａを形成している。そのため、高濃度層（Ｐ⁺⁺層１５）
および低濃度層（Ｐ^- 層１６）は、シリコン酸化膜１７
の形状に対応した同心円状に形成されることになる。

【００３７】２）各アノード拡散口１７ａを不規則に配
列することにより、電流密度の分布を調整する。 ３）上記実施例ではプレーナ形のダイオードに具体化し
たが、ベベル構造をもつメサ形のダイオードに具体化す
る。

【００３８】４）上記実施例の各層１１，１３，１４
（１５，１６）の導電型を全て逆にして実施する。 ５）ライフタイムキラーとして白金以外の比抵抗補償効
果の少ない物質（例えば、金）を使用する。

【００３９】６）シリコン酸化膜１７を、アノード拡散
のマスクとして用いることが可能な適宜な膜（例えば、
シリコン窒化膜）に置き換える。 ７）シリコン酸化膜１７をフォトレジスト膜などの適宜
な膜に置き換え、イオン注入によってＰ⁺ 層１４を形成
する。

【００４０】８）シリコン酸化膜１７にアノードコンタ
クトホールＡを形成する工程を省略し、アノード拡散口
１７ａをそのまま残してアノード電極１８を形成する。

【００４１】

【発明の効果】以上詳述したように本発明によれば、逆
回復時間を短くした上で、逆回復電流減少率を小さくす
ることと、順電圧を低くすることとが可能なＰＩＮ構造
の半導体装置を、簡単な製造方法によって提供すること
ができるという優れた効果がある。

【図面の簡単な説明】

【図１】本発明をプレナー形のＰＩＮ構造のダイオード
に具体化した一実施例の断面図である。

【図２】本発明の製造工程を説明するための断面図であ
る。

【図３】シリコン酸化膜１７の平面図である。

【図４】一実施例におけるシリコンウェハの不純物濃度
分布を示すグラフである。

【図５】一実施例において、Ｘｊを２０μm としてＬｐ
を変化させた場合の逆回復電流減少率ｄＩR ／ｄｔ₂ の
実測値（×印）と回帰直線とを示すグラフである。

【図６】アノード拡散口の別例を示す平面図である。

【図７】アノード拡散口の別例を示す平面図である。

【図８】ダイオードのスイッチング特性を示す特性図で
ある。

【図９】従来のＰＩＮ構造における逆回復電流減少率ｄ
ＩR ／ｄｔ₂ および順電圧ＶFとＩ層幅との関係を示す
グラフである。

【符号の説明】

１１…高濃度のＮ⁺ 層によるカソード領域、１２…カソ
ード電極、１３…低濃度のＮ^- 層によるＩ層、１４…高
濃度のＰ⁺ 層によるアノード領域、１５…アノード領域
を構成する高濃度のＰ⁺⁺層、１６…アノード領域を構成
する低濃度のＰ ^- 層、１７…絶縁膜としてのシリコン酸
化膜、１７ａ…アノード拡散口

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数個の拡散口からの横拡散によって拡
   散面が重ね合うことにより定められた配置で高濃度層と
   低濃度層が形成されたＩ層表面の拡散領域を有すること
   を特徴とするＰＩＮ構造の半導体装置。
2. 【請求項２】 ＰＩＮ構造の半導体装置の製造方法にお
   いて、 Ｉ層の表面に膜を形成する工程と、 その膜の適宜な箇所に複数個の拡散口を形成する工程
   と、 前記膜をマスクとして、前記各拡散口よりＩ層にＰ型又
   はＮ型不純物を横拡散させることにより、各拡散口より
   の拡散面を重ね合わせて、Ｉ層の表面に高濃度のＰ層又
   はＮ層と低濃度のＰ層又はＮ層とを定められた配置で形
   成する工程とを備えたことを特徴とする半導体装置の製
   造方法。
3. 【請求項３】 請求項１記載の半導体装置において、前
   記拡散面の重なり合う部分の横方向の幅を拡散面の深さ
   より小さくすることを特徴とする半導体装置。
4. 【請求項４】 請求項２記載の半導体装置の製造方法に
   おいて、前記拡散面の重なり合う部分の横方向の幅を拡
   散面の深さより小さくすることを特徴とする半導体装置
   の製造方法。