JPH1154519A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 縦型構造の高耐圧の半導体装置において、重
金属不純物の混入に起因するキャリアのライフタイムの
低下を防止するとともに、従来は認識されていなかった
ゲッタリング層の特性に着目し、ゲッタリング層を有効
に利用した半導体装置およびその製造方法を提供する。 【解決手段】 ゲッタリング層となるダメージ層１０
２、Ｐ+コレクタ層１０３、Ｎ+バッファ層１０４、Ｎ-
層１０５が順に積層されて構成される半導体基体１１
と、半導体基体１１の上主面、すなわちＮ-層１０５の
外側主面上に、ゲート絶縁膜２６を挟んで選択的に形成
されたゲート電極２７と、半導体基体１１の上主面に選
択的に形成されたエミッタ電極２８と、半導体基体１１
の下主面、すなわちダメージ層１０２の外側主面に形成
されたコレクタ電極１０６とを備えている。
金属不純物の混入に起因するキャリアのライフタイムの
低下を防止するとともに、従来は認識されていなかった
ゲッタリング層の特性に着目し、ゲッタリング層を有効
に利用した半導体装置およびその製造方法を提供する。 【解決手段】 ゲッタリング層となるダメージ層１０
２、Ｐ+コレクタ層１０３、Ｎ+バッファ層１０４、Ｎ-
層１０５が順に積層されて構成される半導体基体１１
と、半導体基体１１の上主面、すなわちＮ-層１０５の
外側主面上に、ゲート絶縁膜２６を挟んで選択的に形成
されたゲート電極２７と、半導体基体１１の上主面に選
択的に形成されたエミッタ電極２８と、半導体基体１１
の下主面、すなわちダメージ層１０２の外側主面に形成
されたコレクタ電極１０６とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、オン電圧の低減および製造歩
留まりを向上した縦型構造の半導体装置およびその製造
方法に関する。
の製造方法に関し、特に、オン電圧の低減および製造歩
留まりを向上した縦型構造の半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】主電流が基板主面に対して垂直に流れる
縦型構造の半導体装置の一例として、絶縁ゲート型バイ
ポーラトランジスタ（以下、ＩＧＢＴ：insulated gate
bipolar transistorと略記）９０の構成を図４３に示
す。
縦型構造の半導体装置の一例として、絶縁ゲート型バイ
ポーラトランジスタ（以下、ＩＧＢＴ：insulated gate
bipolar transistorと略記）９０の構成を図４３に示
す。
【０００３】図４３に示すように、ＩＧＢＴ９０はＰ+
コレクタ層２０、Ｎ+バッファ層２１、Ｎ-層２２が順に
積層されて構成される半導体基体１と、半導体基体１の
上主面、すなわちＮ-層２２の外側主面上に、ゲート絶
縁膜２６を挟んで選択的に形成されたゲート電極２７
と、半導体基体１の上主面に選択的に形成されたエミッ
タ電極２８と、半導体基体１の下主面、すなわちＰ+コ
レクタ層２０の外側主面に形成されたコレクタ電極２９
とを備えている。
コレクタ層２０、Ｎ+バッファ層２１、Ｎ-層２２が順に
積層されて構成される半導体基体１と、半導体基体１の
上主面、すなわちＮ-層２２の外側主面上に、ゲート絶
縁膜２６を挟んで選択的に形成されたゲート電極２７
と、半導体基体１の上主面に選択的に形成されたエミッ
タ電極２８と、半導体基体１の下主面、すなわちＰ+コ
レクタ層２０の外側主面に形成されたコレクタ電極２９
とを備えている。
【０００４】Ｎ-層２２の表面からその内部にかけて
は、選択的にＰベース領域２３が形成され、当該Ｐベー
ス領域２３の表面からその内部にかけては、選択的に一
対のＮ+エミッタ領域２４が間隔を開けて対向して形成
されている。そして、一対のＮ+エミッタ領域２４の対
向する側の端縁部と、両者の間のＰベース領域２３の上
部には、上記エミッタ電極２８が形成されている。ま
た、一対のＮ+エミッタ領域２４の他方の端縁部、当該
端縁部に隣接するＰベース領域２３、当該Ｐベース領域
２３に隣接するＮ-層２２の上部には、上記ゲート絶縁
膜２６を挟んでゲート電極２７が形成されている。な
お、装置動作時には、ゲート電極２７の下部のＮ-層２
２とＮ+エミッタ領域２４で挟まれたＰベース領域２３
の表面内がチャネル領域２５となる。なお、半導体基体
１の上主面側に形成される、Ｐベース領域２３、Ｎ+エ
ミッタ領域２４、ゲート絶縁膜２６、ゲート電極２７、
エミッタ電極２８はＭＯＳＦＥＴを形成するので、これ
らが形成される部分をＭＯＳ領域１０と呼称する。
は、選択的にＰベース領域２３が形成され、当該Ｐベー
ス領域２３の表面からその内部にかけては、選択的に一
対のＮ+エミッタ領域２４が間隔を開けて対向して形成
されている。そして、一対のＮ+エミッタ領域２４の対
向する側の端縁部と、両者の間のＰベース領域２３の上
部には、上記エミッタ電極２８が形成されている。ま
た、一対のＮ+エミッタ領域２４の他方の端縁部、当該
端縁部に隣接するＰベース領域２３、当該Ｐベース領域
２３に隣接するＮ-層２２の上部には、上記ゲート絶縁
膜２６を挟んでゲート電極２７が形成されている。な
お、装置動作時には、ゲート電極２７の下部のＮ-層２
２とＮ+エミッタ領域２４で挟まれたＰベース領域２３
の表面内がチャネル領域２５となる。なお、半導体基体
１の上主面側に形成される、Ｐベース領域２３、Ｎ+エ
ミッタ領域２４、ゲート絶縁膜２６、ゲート電極２７、
エミッタ電極２８はＭＯＳＦＥＴを形成するので、これ
らが形成される部分をＭＯＳ領域１０と呼称する。
【０００５】次に、ＩＧＢＴ９０の動作について説明す
る。ゲート電極２７に正の電圧を印加すると、ゲート電
極２７直下のＰベース領域２３の表面がＮ型に反転して
チャネル領域２５が形成され、Ｎ+エミッタ領域２４か
らチャネル領域２５を通してＮ-層２２に電子が注入さ
れる。それと同時にＰ+コレクタ層２０から非常に多く
の正孔（少数キャリア）がＮ-層２２に注入されるため
Ｎ-層２２は伝導度変調を起こし、Ｎ-層２２の電気抵抗
が比較的低くなるという利点を有している。
る。ゲート電極２７に正の電圧を印加すると、ゲート電
極２７直下のＰベース領域２３の表面がＮ型に反転して
チャネル領域２５が形成され、Ｎ+エミッタ領域２４か
らチャネル領域２５を通してＮ-層２２に電子が注入さ
れる。それと同時にＰ+コレクタ層２０から非常に多く
の正孔（少数キャリア）がＮ-層２２に注入されるため
Ｎ-層２２は伝導度変調を起こし、Ｎ-層２２の電気抵抗
が比較的低くなるという利点を有している。
【０００６】
【発明が解決しようとする課題】上述したＩＧＢＴ９０
の動作において、伝導度変調を起こした状態のＮ-層２
２の電気抵抗は、以下に示す数式１で表わされる。
の動作において、伝導度変調を起こした状態のＮ-層２
２の電気抵抗は、以下に示す数式１で表わされる。
【０００７】
【数１】
【０００８】この数式１において、ＲはＮ-層２２の電
気抵抗、ＷはＮ-層２２の厚さ、Ｄはキャリアの拡散係
数、τはＮ-層２２におけるキャリアのライフタイムを
示す。従って、数式１から、Ｎ-層２２の電気抵抗は、
Ｎ-層２２の厚さに比例し、Ｎ-層２２におけるキャリア
のライフタイムに大きく依存することが判る。
気抵抗、ＷはＮ-層２２の厚さ、Ｄはキャリアの拡散係
数、τはＮ-層２２におけるキャリアのライフタイムを
示す。従って、数式１から、Ｎ-層２２の電気抵抗は、
Ｎ-層２２の厚さに比例し、Ｎ-層２２におけるキャリア
のライフタイムに大きく依存することが判る。
【０００９】ＩＧＢＴ９０の耐圧を高くするためには、
Ｎ-層２２の厚みを厚くする必要があり、このため、電
気抵抗が高くなるという問題があった。そして、この電
気抵抗の上昇を最小限に抑えるためには、キャリアのラ
イフタイムを長くする必要がある。しかしながら、キャ
リアのライフタイムは、半導体層内に含まれる金属不純
物、特に重金属不純物の量に大きく左右される。
Ｎ-層２２の厚みを厚くする必要があり、このため、電
気抵抗が高くなるという問題があった。そして、この電
気抵抗の上昇を最小限に抑えるためには、キャリアのラ
イフタイムを長くする必要がある。しかしながら、キャ
リアのライフタイムは、半導体層内に含まれる金属不純
物、特に重金属不純物の量に大きく左右される。
【００１０】重金属不純物は、未加工の新品の半導体基
板（ウエハ）にはほとんど含まれていない。しかし、半
導体装置を形成するための種々の工程を経るうちに、半
導体層内に重金属不純物が不可避的に混入されしまう。
板（ウエハ）にはほとんど含まれていない。しかし、半
導体装置を形成するための種々の工程を経るうちに、半
導体層内に重金属不純物が不可避的に混入されしまう。
【００１１】ここで、ＩＧＢＴ９０の製造工程を例とし
て、重金属不純物の混入について説明する。例えば、Ｉ
ＧＢＴ９０の降伏電圧を２０００Ｖ以上とするために
は、Ｎ-層２２の厚みを１５０μｍ以上にする必要があ
る。中耐圧（例えば降伏電圧１２００Ｖ程度）以下のＩ
ＧＢＴにおいては、Ｐ+基板にＮ+バッファ層およびＮ-
層をエピタキシャル成長法で形成する方法が一般的に用
いられているが、それは、Ｎ-層が薄いために可能なこ
とであって、１５０μｍ以上の厚さを有するＮ-層２２
をエピタキシャル成長法で形成することは、現在のとこ
ろ技術的に非常に難しく、また価格的にも非常に高価に
なってしまう。
て、重金属不純物の混入について説明する。例えば、Ｉ
ＧＢＴ９０の降伏電圧を２０００Ｖ以上とするために
は、Ｎ-層２２の厚みを１５０μｍ以上にする必要があ
る。中耐圧（例えば降伏電圧１２００Ｖ程度）以下のＩ
ＧＢＴにおいては、Ｐ+基板にＮ+バッファ層およびＮ-
層をエピタキシャル成長法で形成する方法が一般的に用
いられているが、それは、Ｎ-層が薄いために可能なこ
とであって、１５０μｍ以上の厚さを有するＮ-層２２
をエピタキシャル成長法で形成することは、現在のとこ
ろ技術的に非常に難しく、また価格的にも非常に高価に
なってしまう。
【００１２】このため、ＩＧＢＴ９０の製造において
は、半導体基板として単結晶のＮ-シリコン基板を準備
し、Ｎ-シリコン基板の裏面側（コレクタ電極を形成す
る側）からＮ型不純物をイオン注入法により導入し、所
定の拡散深さとなるように熱拡散を行い、Ｎ+バッファ
層２１を形成し、次に、Ｎ-シリコン基板の裏面側から
Ｐ型不純物をイオン注入法により導入し、所定の拡散深
さとなるように熱拡散を行い、Ｐ+コレクタ層２０を形
成する方法を採っている。
は、半導体基板として単結晶のＮ-シリコン基板を準備
し、Ｎ-シリコン基板の裏面側（コレクタ電極を形成す
る側）からＮ型不純物をイオン注入法により導入し、所
定の拡散深さとなるように熱拡散を行い、Ｎ+バッファ
層２１を形成し、次に、Ｎ-シリコン基板の裏面側から
Ｐ型不純物をイオン注入法により導入し、所定の拡散深
さとなるように熱拡散を行い、Ｐ+コレクタ層２０を形
成する方法を採っている。
【００１３】ここで、Ｎ+バッファ層２１の形成に際し
ては、例えば１２００℃、２０時間の熱処理を行うの
で、このような工程を必要としない中耐圧以下のＩＧＢ
Ｔに比べて重金属不純物の混入の機会が増えることにな
る。
ては、例えば１２００℃、２０時間の熱処理を行うの
で、このような工程を必要としない中耐圧以下のＩＧＢ
Ｔに比べて重金属不純物の混入の機会が増えることにな
る。
【００１４】キャリアのライフタイムの長い半導体装置
を得るためには、重金属不純物の混入を防止する必要が
あり、そのためには、製造装置の改良など莫大な設備投
資が必要となってしまう。
を得るためには、重金属不純物の混入を防止する必要が
あり、そのためには、製造装置の改良など莫大な設備投
資が必要となってしまう。
【００１５】しかし、一般的には、このような設備投資
を必要とせずに、重金属不純物の混入に起因するキャリ
アのライフタイムの低下を防止するために、半導体装置
の製造工程において、半導体層から有害な重金属不純物
を排斥するゲッタリング工程を付加する方法が採られて
いる。
を必要とせずに、重金属不純物の混入に起因するキャリ
アのライフタイムの低下を防止するために、半導体装置
の製造工程において、半導体層から有害な重金属不純物
を排斥するゲッタリング工程を付加する方法が採られて
いる。
【００１６】鉄（Ｆｅ）や銅（Ｃｕ）などの重金属不純
物はシリコン中の結晶欠陥部に析出する性質、および重
金属不純物の高温での拡散係数は非常に大きいという性
質を有している。この性質を利用したものがゲッタリン
グである。ゲッタリング法としては、シリコン基板の内
部で電気的特性を損なわない部分にゲッタリング核をな
す結晶欠陥層を形成するイントリンシックゲッタリング
法や、ウエハ裏面にサンドブラスト処理等を行うことで
結晶欠陥を形成し、ゲッタリング層となる機械的ダメー
ジ層を形成したり、結晶欠陥を多く含むポリシリコン層
を形成するエクストリンシックゲッタリング法が知られ
ている。
物はシリコン中の結晶欠陥部に析出する性質、および重
金属不純物の高温での拡散係数は非常に大きいという性
質を有している。この性質を利用したものがゲッタリン
グである。ゲッタリング法としては、シリコン基板の内
部で電気的特性を損なわない部分にゲッタリング核をな
す結晶欠陥層を形成するイントリンシックゲッタリング
法や、ウエハ裏面にサンドブラスト処理等を行うことで
結晶欠陥を形成し、ゲッタリング層となる機械的ダメー
ジ層を形成したり、結晶欠陥を多く含むポリシリコン層
を形成するエクストリンシックゲッタリング法が知られ
ている。
【００１７】しかし、従来においては、エクストリンシ
ックゲッタリング法を使用した場合、ゲッタリング層は
最終的には除去される例が多かった。
ックゲッタリング法を使用した場合、ゲッタリング層は
最終的には除去される例が多かった。
【００１８】例えば、特開昭５８−１３８０３５号公報
には、半導体基板の裏面にゲッタリングのためにポリシ
リコン層を形成した構成が示されているが、裏面側に電
極を形成する場合にはポリシリコン層を除去することが
示唆されている。また、特開平７−３８１０２号公報に
はＩＧＢＴのコレクタ層の表面にゲッタリングのために
ポリシリコン層やサンドブラスト層を形成した構成が示
されているが、何れも、コレクタ電極の形成前には除去
されていた。
には、半導体基板の裏面にゲッタリングのためにポリシ
リコン層を形成した構成が示されているが、裏面側に電
極を形成する場合にはポリシリコン層を除去することが
示唆されている。また、特開平７−３８１０２号公報に
はＩＧＢＴのコレクタ層の表面にゲッタリングのために
ポリシリコン層やサンドブラスト層を形成した構成が示
されているが、何れも、コレクタ電極の形成前には除去
されていた。
【００１９】以上説明したように、縦型構造の高耐圧の
半導体装置においては、重金属不純物の混入の機会が増
えるという問題を有していた。
半導体装置においては、重金属不純物の混入の機会が増
えるという問題を有していた。
【００２０】本発明は上記のような問題点を解消するた
めになされたもので、縦型構造の高耐圧の半導体装置に
おいて、重金属不純物の混入に起因するキャリアのライ
フタイムの低下を防止するとともに、従来は認識されて
いなかったゲッタリング層の特性に着目し、ゲッタリン
グ層を有効に利用した半導体装置およびその製造方法を
提供することを目的とする。
めになされたもので、縦型構造の高耐圧の半導体装置に
おいて、重金属不純物の混入に起因するキャリアのライ
フタイムの低下を防止するとともに、従来は認識されて
いなかったゲッタリング層の特性に着目し、ゲッタリン
グ層を有効に利用した半導体装置およびその製造方法を
提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、第１導電型の第１の半導体層と、前
記第１の半導体層の第１の主面と界面をなすように設け
られた比較的高濃度の第２導電型の第２の半導体層と、
前記第２の半導体層の前記第１の半導体層との界面とは
反対側の第１の主面と界面をなすように設けられ、金属
不純物を偏析させるゲッタリング層と、少なくとも前記
ゲッタリング層の前記第２の半導体層との界面とは反対
側の第１の主面上に接するように設けられた第１の主電
極と、前記第１の半導体層の前記第１の主面とは反対側
の第２の主面上に設けられた第２の主電極とを備えてい
る。
載の半導体装置は、第１導電型の第１の半導体層と、前
記第１の半導体層の第１の主面と界面をなすように設け
られた比較的高濃度の第２導電型の第２の半導体層と、
前記第２の半導体層の前記第１の半導体層との界面とは
反対側の第１の主面と界面をなすように設けられ、金属
不純物を偏析させるゲッタリング層と、少なくとも前記
ゲッタリング層の前記第２の半導体層との界面とは反対
側の第１の主面上に接するように設けられた第１の主電
極と、前記第１の半導体層の前記第１の主面とは反対側
の第２の主面上に設けられた第２の主電極とを備えてい
る。
【００２２】本発明に係る請求項２記載の半導体装置
は、前記第１の半導体層が、その内部に、前記第２の半
導体層と界面をなすように設けられた比較的高濃度の第
１導電型の第３の半導体層を備えている。
は、前記第１の半導体層が、その内部に、前記第２の半
導体層と界面をなすように設けられた比較的高濃度の第
１導電型の第３の半導体層を備えている。
【００２３】本発明に係る請求項３記載の半導体装置
は、前記ゲッタリング層が、機械的ダメージにより生じ
た結晶欠陥を有するダメージ層である。
は、前記ゲッタリング層が、機械的ダメージにより生じ
た結晶欠陥を有するダメージ層である。
【００２４】本発明に係る請求項４記載の半導体装置
は、前記ゲッタリング層が、結晶欠陥を有するポリシリ
コン層である。
は、前記ゲッタリング層が、結晶欠陥を有するポリシリ
コン層である。
【００２５】本発明に係る請求項５記載の半導体装置
は、前記ポリシリコン層が、前記第２の半導体層の前記
第１の主面上に選択的に形成され、前記第１の主電極
は、前記第２の半導体層にも接するように形成されてい
る。
は、前記ポリシリコン層が、前記第２の半導体層の前記
第１の主面上に選択的に形成され、前記第１の主電極
は、前記第２の半導体層にも接するように形成されてい
る。
【００２６】本発明に係る請求項６記載の半導体装置
は、前記ゲッタリング層の平面視形状が、複数のストラ
イプが間隔を開けて配列された形状である。
は、前記ゲッタリング層の平面視形状が、複数のストラ
イプが間隔を開けて配列された形状である。
【００２７】本発明に係る請求項７記載の半導体装置
は、前記ゲッタリング層の平面視形状が、複数の島状領
域が間隔を開けて配列された形状である。
は、前記ゲッタリング層の平面視形状が、複数の島状領
域が間隔を開けて配列された形状である。
【００２８】本発明に係る請求項８記載の半導体装置の
製造方法は、第１導電型の半導体基板の第１の主面上
に、金属不純物を偏析させるゲッタリング層を形成する
工程(ａ)と、前記半導体基板内に、前記ゲッタリング層
を介して第２導電型の不純物を導入し、熱拡散により該
不純物を第１の深さに比較的高濃度に拡散し、前記第２
導電型の不純物が及ばない領域を第１導電型の第１の半
導体層とし、前記第２導電型の不純物が拡散した領域を
前記ゲッタリング層と界面をなす第２の半導体層とする
工程(ｂ)と、少なくとも前記ゲッタリング層の前記第２
の半導体層との界面とは反対側の第１の主面上に接する
ように第１の主電極を形成する工程(ｃ）と、前記半導
体基板の前記第１の主面とは反対側の第２の主面上に接
するように第２の主電極を形成する工程（ｄ)とを備え
ている。
製造方法は、第１導電型の半導体基板の第１の主面上
に、金属不純物を偏析させるゲッタリング層を形成する
工程(ａ)と、前記半導体基板内に、前記ゲッタリング層
を介して第２導電型の不純物を導入し、熱拡散により該
不純物を第１の深さに比較的高濃度に拡散し、前記第２
導電型の不純物が及ばない領域を第１導電型の第１の半
導体層とし、前記第２導電型の不純物が拡散した領域を
前記ゲッタリング層と界面をなす第２の半導体層とする
工程(ｂ)と、少なくとも前記ゲッタリング層の前記第２
の半導体層との界面とは反対側の第１の主面上に接する
ように第１の主電極を形成する工程(ｃ）と、前記半導
体基板の前記第１の主面とは反対側の第２の主面上に接
するように第２の主電極を形成する工程（ｄ)とを備え
ている。
【００２９】本発明に係る請求項９記載の半導体装置の
製造方法は、前記工程(ｂ)に先だって、前記半導体基板
内に、前記ゲッタリング層を介して第１導電型の不純物
を導入し、熱拡散により該不純物を前記第１の深さより
も深い第２の深さに拡散して、比較的高濃度の第１導電
型の第３の半導体層を形成する工程をさらに備えてい
る。
製造方法は、前記工程(ｂ)に先だって、前記半導体基板
内に、前記ゲッタリング層を介して第１導電型の不純物
を導入し、熱拡散により該不純物を前記第１の深さより
も深い第２の深さに拡散して、比較的高濃度の第１導電
型の第３の半導体層を形成する工程をさらに備えてい
る。
【００３０】本発明に係る請求項１０記載の半導体装置
の製造方法は、前記工程(ａ)が、前記半導体基板の第１
の主面にサンドブラスト処理を施すことで機械的ダメー
ジを与え、結晶欠陥を発生させる工程を備えている。
の製造方法は、前記工程(ａ)が、前記半導体基板の第１
の主面にサンドブラスト処理を施すことで機械的ダメー
ジを与え、結晶欠陥を発生させる工程を備えている。
【００３１】本発明に係る請求項１１記載の半導体装置
の製造方法は、前記工程(ａ)が、前記半導体基板の一方
の主面上にポリシリコン層をＣＶＤ法により形成する工
程を備えている。
の製造方法は、前記工程(ａ)が、前記半導体基板の一方
の主面上にポリシリコン層をＣＶＤ法により形成する工
程を備えている。
【００３２】本発明に係る請求項１２記載の半導体装置
の製造方法は、前記ポリシリコン層を形成する工程は、
前記半導体基板の第１の主面に全面に渡って前記ポリシ
リコン層を形成した後、写真製版によりパターニングを
行って、前記ポリシリコン層を選択的に除去する工程を
含んでいる。
の製造方法は、前記ポリシリコン層を形成する工程は、
前記半導体基板の第１の主面に全面に渡って前記ポリシ
リコン層を形成した後、写真製版によりパターニングを
行って、前記ポリシリコン層を選択的に除去する工程を
含んでいる。
【００３３】本発明に係る請求項１３記載の半導体装置
は、第１導電型の半導体基板に基づいて形成され、複数
の半導体層を有する半導体基体と、前記半導体基体の第
１の主面上に形成された第１の主電極と、前記半導体基
体の前記第１の主面とは反対側の第２の主面上に設けら
れた第２の主電極とを備え、前記第１および第２の主電
極間に主電流が流れる半導体装置であって、前記半導体
基体の前記第１の主面は、金属不純物を偏析させるゲッ
タリング層の主面であって、前記半導体基体は、前記ゲ
ッタリング層と界面をなすように設けられた比較的高濃
度の第２導電型の第１の半導体層を備え、前記第１の主
電極は、少なくとも前記ゲッタリング層上に形成されて
いる。
は、第１導電型の半導体基板に基づいて形成され、複数
の半導体層を有する半導体基体と、前記半導体基体の第
１の主面上に形成された第１の主電極と、前記半導体基
体の前記第１の主面とは反対側の第２の主面上に設けら
れた第２の主電極とを備え、前記第１および第２の主電
極間に主電流が流れる半導体装置であって、前記半導体
基体の前記第１の主面は、金属不純物を偏析させるゲッ
タリング層の主面であって、前記半導体基体は、前記ゲ
ッタリング層と界面をなすように設けられた比較的高濃
度の第２導電型の第１の半導体層を備え、前記第１の主
電極は、少なくとも前記ゲッタリング層上に形成されて
いる。
【００３４】本発明に係る請求項１４記載の半導体装置
は、前記半導体基体が、前記第１の半導体層の、前記ゲ
ッタリング層との界面とは反対側の主面と界面をなすよ
うに設けられた比較的高濃度の第１導電型の第２の半導
体層を備えている。
は、前記半導体基体が、前記第１の半導体層の、前記ゲ
ッタリング層との界面とは反対側の主面と界面をなすよ
うに設けられた比較的高濃度の第１導電型の第２の半導
体層を備えている。
【００３５】
＜実施の形態１＞ ＜１−１．装置構成＞本発明に係る実施の形態１とし
て、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧ
ＢＴと略記）１００の断面構成を図１に示す。
て、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧ
ＢＴと略記）１００の断面構成を図１に示す。
【００３６】図１に示すように、ＩＧＢＴ１００は、ゲ
ッタリング層となるダメージ層１０２、Ｐ+コレクタ層
１０３（第２の半導体層）、Ｎ+バッファ層１０４（第
３の半導体層）、Ｎ-層１０５（第１の半導体層）が順
に積層されて構成される半導体基体１１と、半導体基体
１１の上主面、すなわちＮ-層１０５の外側主面上に、
ゲート絶縁膜２６を挟んで選択的に形成されたゲート電
極２７と、半導体基体１１の上主面に選択的に形成され
たエミッタ電極２８（第２の主電極）と、半導体基体１
１の下主面、すなわちダメージ層１０２の外側主面に形
成されたコレクタ電極１０６（第１の主電極）とを備え
ている。
ッタリング層となるダメージ層１０２、Ｐ+コレクタ層
１０３（第２の半導体層）、Ｎ+バッファ層１０４（第
３の半導体層）、Ｎ-層１０５（第１の半導体層）が順
に積層されて構成される半導体基体１１と、半導体基体
１１の上主面、すなわちＮ-層１０５の外側主面上に、
ゲート絶縁膜２６を挟んで選択的に形成されたゲート電
極２７と、半導体基体１１の上主面に選択的に形成され
たエミッタ電極２８（第２の主電極）と、半導体基体１
１の下主面、すなわちダメージ層１０２の外側主面に形
成されたコレクタ電極１０６（第１の主電極）とを備え
ている。
【００３７】なお、半導体基体はＮ型の不純物を比較的
低濃度に含む単結晶のシリコン基板に不純物を導入、拡
散することで形成されているので、半導体基板に基づい
て形成されていると言うことができる。これは、以後に
説明する実施の形態２〜５についても同様である。
低濃度に含む単結晶のシリコン基板に不純物を導入、拡
散することで形成されているので、半導体基板に基づい
て形成されていると言うことができる。これは、以後に
説明する実施の形態２〜５についても同様である。
【００３８】Ｎ-層１０５の表面からその内部にかけて
は、選択的にＰベース領域２３が形成され、当該Ｐベー
ス領域２３の表面からその内部にかけては、選択的に一
対のＮ+エミッタ領域２４が間隔を開けて対向して形成
されている。そして、一対のＮ+エミッタ領域２４の対
向する側の端縁部と、両者の間のＰベース領域２３の上
部には、上記エミッタ電極２８が形成されている。ま
た、一対のＮ+エミッタ領域２４の他方の端縁部、当該
端縁部に隣接するＰベース領域２３、当該Ｐベース領域
２３に隣接するＮ-層１０５の上部には、上記ゲート絶
縁膜２６を挟んでゲート電極２７が形成されている。な
お、装置動作時には、ゲート電極２７の下部のＮ-層１
０５とＮ+エミッタ領域２４で挟まれたＰベース領域２
３の表面内がチャネル領域２５となる。なお、半導体基
体１１の上主面側に形成される、Ｐベース領域２３、Ｎ
+エミッタ領域２４、ゲート絶縁膜２６、ゲート電極２
７、エミッタ電極２８はＭＯＳＦＥＴを形成するので、
これらが形成される部分をＭＯＳ領域１０と呼称する。
は、選択的にＰベース領域２３が形成され、当該Ｐベー
ス領域２３の表面からその内部にかけては、選択的に一
対のＮ+エミッタ領域２４が間隔を開けて対向して形成
されている。そして、一対のＮ+エミッタ領域２４の対
向する側の端縁部と、両者の間のＰベース領域２３の上
部には、上記エミッタ電極２８が形成されている。ま
た、一対のＮ+エミッタ領域２４の他方の端縁部、当該
端縁部に隣接するＰベース領域２３、当該Ｐベース領域
２３に隣接するＮ-層１０５の上部には、上記ゲート絶
縁膜２６を挟んでゲート電極２７が形成されている。な
お、装置動作時には、ゲート電極２７の下部のＮ-層１
０５とＮ+エミッタ領域２４で挟まれたＰベース領域２
３の表面内がチャネル領域２５となる。なお、半導体基
体１１の上主面側に形成される、Ｐベース領域２３、Ｎ
+エミッタ領域２４、ゲート絶縁膜２６、ゲート電極２
７、エミッタ電極２８はＭＯＳＦＥＴを形成するので、
これらが形成される部分をＭＯＳ領域１０と呼称する。
【００３９】＜１−２．製造方法＞次に、図２〜図８を
用いてＩＧＢＴ１００の製造方法について説明する。ま
ず、図２に示す工程において、Ｎ型の不純物を比較的低
濃度に含む単結晶のシリコン基板１０１を準備し、その
下主面（後にコレクタ電極が形成される側）にサンドブ
ラスト処理を行い、機械的に形成された結晶欠陥を有す
るダメージ層１０２を形成する。なお、サンドブラスト
処理においては研磨材として、例えばＪＩＳ規格におけ
る１２００番程度の粒度のものを使用する。
用いてＩＧＢＴ１００の製造方法について説明する。ま
ず、図２に示す工程において、Ｎ型の不純物を比較的低
濃度に含む単結晶のシリコン基板１０１を準備し、その
下主面（後にコレクタ電極が形成される側）にサンドブ
ラスト処理を行い、機械的に形成された結晶欠陥を有す
るダメージ層１０２を形成する。なお、サンドブラスト
処理においては研磨材として、例えばＪＩＳ規格におけ
る１２００番程度の粒度のものを使用する。
【００４０】次に、図３に示す工程において、シリコン
基板１０１の下主面側から、イオン注入法を用いて例え
ばリンイオンを、１×１０14／ｃｍ2程度のドーズ量と
なるように導入する。
基板１０１の下主面側から、イオン注入法を用いて例え
ばリンイオンを、１×１０14／ｃｍ2程度のドーズ量と
なるように導入する。
【００４１】次に、図４に示す工程において、注入した
リンイオンを熱拡散により拡散して、Ｎ+バッファ層１
０４を形成する。このＮ+バッファ層１０４の拡散深さ
は、例えば２０μｍ程度であり、拡散条件は、１２００
℃で２０時間程度と、後に説明するＰ+コレクタ層を形
成するための熱処理およびＭＯＳ領域１０を形成する際
に用いる熱処理の合計となる。
リンイオンを熱拡散により拡散して、Ｎ+バッファ層１
０４を形成する。このＮ+バッファ層１０４の拡散深さ
は、例えば２０μｍ程度であり、拡散条件は、１２００
℃で２０時間程度と、後に説明するＰ+コレクタ層を形
成するための熱処理およびＭＯＳ領域１０を形成する際
に用いる熱処理の合計となる。
【００４２】次に、図５に示す工程において、シリコン
基板１０１の下主面側から、イオン注入法を用いて例え
ばボロンイオンを、１×１０15／ｃｍ2程度のドーズ量
となるように導入する。
基板１０１の下主面側から、イオン注入法を用いて例え
ばボロンイオンを、１×１０15／ｃｍ2程度のドーズ量
となるように導入する。
【００４３】次に、図６に示す工程において、注入した
ボロンイオンを熱拡散により拡散してＰ+コレクタ層１
０３を形成する。このＰ+コレクタ層１０３の拡散深さ
は、１０μｍ以下、望ましくは１〜６μｍ程度であり、
拡散条件は、１１００℃で１時間程度と、ＭＯＳ領域１
０を形成する際に用いる熱処理の合計となる。
ボロンイオンを熱拡散により拡散してＰ+コレクタ層１
０３を形成する。このＰ+コレクタ層１０３の拡散深さ
は、１０μｍ以下、望ましくは１〜６μｍ程度であり、
拡散条件は、１１００℃で１時間程度と、ＭＯＳ領域１
０を形成する際に用いる熱処理の合計となる。
【００４４】このようにＰ+コレクタ層１０３を薄く形
成することで、熱拡散に要する時間が短くなり、熱拡散
に伴う重金属汚染を低減することができ、また、スイッ
チング時間とオン電圧とのトレードオフ関係を改善する
ことができる。
成することで、熱拡散に要する時間が短くなり、熱拡散
に伴う重金属汚染を低減することができ、また、スイッ
チング時間とオン電圧とのトレードオフ関係を改善する
ことができる。
【００４５】次に、図７に示す工程において、シリコン
基板１０１の上主面（後にエミッタ電極を構成する側）
を、Ａ−Ａ線で示すように所定の厚さだけ除去し、これ
までの工程で付着した酸化膜や、拡散層形成時の回り込
み等により形成されたＮ層およびＰ層を除去する。な
お、シリコン基板１０１の残った部分がＮ-層１０５と
なる。なお、ＩＧＢＴ１００の降伏電圧を２０００Ｖ程
度とするには、Ｎ-層１０５の厚みは１５０μｍ程度も
しくはそれ以上にする必要がある。
基板１０１の上主面（後にエミッタ電極を構成する側）
を、Ａ−Ａ線で示すように所定の厚さだけ除去し、これ
までの工程で付着した酸化膜や、拡散層形成時の回り込
み等により形成されたＮ層およびＰ層を除去する。な
お、シリコン基板１０１の残った部分がＮ-層１０５と
なる。なお、ＩＧＢＴ１００の降伏電圧を２０００Ｖ程
度とするには、Ｎ-層１０５の厚みは１５０μｍ程度も
しくはそれ以上にする必要がある。
【００４６】次に、図８に示す工程において、Ｎ-層１
０５の上主面側にＭＯＳ領域１０を形成する。そして、
ダメージ層１０２の下主面にコレクタ電極１０６を形成
することで、図１に示すＩＧＢＴ１００が完成する。な
お、Ｐ+コレクタ層１０３はＭＯＳ領域１０を形成する
際に形成しても良い。
０５の上主面側にＭＯＳ領域１０を形成する。そして、
ダメージ層１０２の下主面にコレクタ電極１０６を形成
することで、図１に示すＩＧＢＴ１００が完成する。な
お、Ｐ+コレクタ層１０３はＭＯＳ領域１０を形成する
際に形成しても良い。
【００４７】＜１−３．特徴的作用効果＞以上説明した
ように、ＩＧＢＴ１００は製造工程の最初においてダメ
ージ層１０２を形成しており、Ｎ+バッファ層１０４、
Ｐ+コレクタ層１０３、Ｐベース領域２３、Ｎ+エミッタ
領域２４はその後に形成されることになる。このため、
これらの拡散層の形成に伴うそれぞれの熱処理において
重金属不純物がゲッタリングされることになり、確実に
重金属不純物のゲッタリングを行うことができる。
ように、ＩＧＢＴ１００は製造工程の最初においてダメ
ージ層１０２を形成しており、Ｎ+バッファ層１０４、
Ｐ+コレクタ層１０３、Ｐベース領域２３、Ｎ+エミッタ
領域２４はその後に形成されることになる。このため、
これらの拡散層の形成に伴うそれぞれの熱処理において
重金属不純物がゲッタリングされることになり、確実に
重金属不純物のゲッタリングを行うことができる。
【００４８】すなわち、例えば、Ｎ+バッファ層１０４
の形成時には２０時間、Ｐ+コレクタ層１０３の形成時
には１時間のゲッタリングが施されることになり、Ｎ+
バッファ層１０４およびＰ+コレクタ層１０３の形成に
際して重金属不純物が混入することがあっても、それら
はダメージ層１０２に含まれる結晶欠陥に捕獲され、Ｉ
ＧＢＴ１００の動作に関わる半導体層内の重金属不純物
の増加を防止でき、キャリアのライフタイムが長くなっ
て、Ｎ-層１０５の電気抵抗が低減し、オン電圧を低減
することが可能となる。
の形成時には２０時間、Ｐ+コレクタ層１０３の形成時
には１時間のゲッタリングが施されることになり、Ｎ+
バッファ層１０４およびＰ+コレクタ層１０３の形成に
際して重金属不純物が混入することがあっても、それら
はダメージ層１０２に含まれる結晶欠陥に捕獲され、Ｉ
ＧＢＴ１００の動作に関わる半導体層内の重金属不純物
の増加を防止でき、キャリアのライフタイムが長くなっ
て、Ｎ-層１０５の電気抵抗が低減し、オン電圧を低減
することが可能となる。
【００４９】また、ＭＯＳ領域１０の形成に際しては、
Ｐベース領域２３およびＮ+エミッタ領域２４を形成す
る際の熱処理（例えば、１２００℃程度、もしくはこれ
以下の温度）において、重金属不純物をゲッタリングす
ることができる。
Ｐベース領域２３およびＮ+エミッタ領域２４を形成す
る際の熱処理（例えば、１２００℃程度、もしくはこれ
以下の温度）において、重金属不純物をゲッタリングす
ることができる。
【００５０】なお、図１に示したＭＯＳ領域１０におい
ては、ＭＯＳＦＥＴの基本的な構成を開示するに止めた
が、この部分は図９あるいは図１０に示すような構成で
あっても良い。
ては、ＭＯＳＦＥＴの基本的な構成を開示するに止めた
が、この部分は図９あるいは図１０に示すような構成で
あっても良い。
【００５１】図９は、Ｐベース領域２３の表面内にラッ
チアップ耐性を向上するためのＰ+層３０をさらに備え
たＭＯＳ領域１０Ａを示しており、Ｐ+層３０は一対の
Ｎ+エミッタ領域２４の対向する側の端縁部を覆うよう
に形成されている。その他の構成はＭＯＳ領域１０と同
様である。このように、Ｐ+層３０を備えることで、Ｐ+
層３０を形成する際の熱処理が加わるが、この場合も同
時にゲッタリングされるため、特に問題になることはな
い。
チアップ耐性を向上するためのＰ+層３０をさらに備え
たＭＯＳ領域１０Ａを示しており、Ｐ+層３０は一対の
Ｎ+エミッタ領域２４の対向する側の端縁部を覆うよう
に形成されている。その他の構成はＭＯＳ領域１０と同
様である。このように、Ｐ+層３０を備えることで、Ｐ+
層３０を形成する際の熱処理が加わるが、この場合も同
時にゲッタリングされるため、特に問題になることはな
い。
【００５２】図１０は、Ｐベース領域２３の表面内にラ
ッチアップ耐性を向上するためのＰ+層３０と、Ｐベー
ス領域２３の中央部においてＰベース領域２３と接合さ
れ、Ｐベース領域２３よりも深い位置に拡散されたＰ層
２３１とをさらに備えたＭＯＳ領域１０Ｂを示してい
る。その他の構成はＭＯＳ領域１０と同様である。この
ように、Ｐ+層３０およびＰ層２３１を備えることで、
Ｐ+層３０を形成する際の熱処理が加わるが、この場合
も同時にゲッタリングされるため、前述と同様、特に問
題になることはない。
ッチアップ耐性を向上するためのＰ+層３０と、Ｐベー
ス領域２３の中央部においてＰベース領域２３と接合さ
れ、Ｐベース領域２３よりも深い位置に拡散されたＰ層
２３１とをさらに備えたＭＯＳ領域１０Ｂを示してい
る。その他の構成はＭＯＳ領域１０と同様である。この
ように、Ｐ+層３０およびＰ層２３１を備えることで、
Ｐ+層３０を形成する際の熱処理が加わるが、この場合
も同時にゲッタリングされるため、前述と同様、特に問
題になることはない。
【００５３】また、ＩＧＢＴ１００においては、重金属
不純物のゲッタリング工程終了後もダメージ層１０２を
除去せずに、ダメージ層１０２上にコレクタ電極１０６
を形成しているが、この構成を採ることによりコレクタ
電極１０６とダメージ層１０２との接触抵抗を低減する
ことができる。
不純物のゲッタリング工程終了後もダメージ層１０２を
除去せずに、ダメージ層１０２上にコレクタ電極１０６
を形成しているが、この構成を採ることによりコレクタ
電極１０６とダメージ層１０２との接触抵抗を低減する
ことができる。
【００５４】ここで、半導体基板の主面にダメージ層を
形成し、ダメージ層上に電極を形成した場合および、半
導体基板の主面に直接に電極を形成した場合における接
触抵抗の差異を図１１に示す。
形成し、ダメージ層上に電極を形成した場合および、半
導体基板の主面に直接に電極を形成した場合における接
触抵抗の差異を図１１に示す。
【００５５】図１１において、横軸は電極のメタライズ
シンタの温度条件を示し、横軸は接触抵抗の相対値を示
している。なお、横軸は、例えば、シンタ温度４００℃
を０とすれば、それを基準として温度の増加分を等間隔
で示したものである。そして、黒丸でプロットしたデー
タがダメージ層上に電極を形成した場合のデータであ
り、白丸でプロットしたデータが半導体基板に直接に電
極を形成した場合のデータである。
シンタの温度条件を示し、横軸は接触抵抗の相対値を示
している。なお、横軸は、例えば、シンタ温度４００℃
を０とすれば、それを基準として温度の増加分を等間隔
で示したものである。そして、黒丸でプロットしたデー
タがダメージ層上に電極を形成した場合のデータであ
り、白丸でプロットしたデータが半導体基板に直接に電
極を形成した場合のデータである。
【００５６】図１１から明確にわかるように、接触抵抗
はダメージ層上に電極を形成した場合の方が低く、メタ
ライズシンタの温度条件を変化させても、その傾向は変
わることはない。なお、図１１にプロットしたデータを
表１に示す。
はダメージ層上に電極を形成した場合の方が低く、メタ
ライズシンタの温度条件を変化させても、その傾向は変
わることはない。なお、図１１にプロットしたデータを
表１に示す。
【００５７】
【表１】
【００５８】このように、ダメージ層上に電極を形成し
た場合に接触抵抗が低くなる理由としては、ダメージ層
の表面はサンドブラスト処理によって凹凸部が形成され
て粗くなっており、電極との接触面積が増加しているこ
とが考えられる。そして、電極との接触抵抗を低減する
ことによっても、オン電圧を低減することができ、重金
属不純物のゲッタリングによるオン電圧の低減の効果と
相俟って、ＩＧＢＴのオン電圧をより低くすることがで
きる。
た場合に接触抵抗が低くなる理由としては、ダメージ層
の表面はサンドブラスト処理によって凹凸部が形成され
て粗くなっており、電極との接触面積が増加しているこ
とが考えられる。そして、電極との接触抵抗を低減する
ことによっても、オン電圧を低減することができ、重金
属不純物のゲッタリングによるオン電圧の低減の効果と
相俟って、ＩＧＢＴのオン電圧をより低くすることがで
きる。
【００５９】＜実施の形態２＞ ＜２−１．装置構成＞本発明に係る実施の形態２とし
て、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧ
ＢＴと略記）２００の断面構成を図１２に示す。
て、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧ
ＢＴと略記）２００の断面構成を図１２に示す。
【００６０】図１２に示すように、ＩＧＢＴ２００は、
ゲッタリング層となるダメージ層２０２、Ｐ+コレクタ
層２０３（第２の半導体層）、Ｎ-層２０５（第１の半
導体層）が順に積層されて構成される半導体基体１２
と、半導体基体１２の上主面、すなわちＮ-層２０５の
外側主面上に、ゲート絶縁膜２６を挟んで選択的に形成
されたゲート電極２７と、半導体基体１２の上主面に選
択的に形成されたエミッタ電極２８（第２の主電極）
と、半導体基体１２の下主面、すなわちダメージ層２０
２の外側主面に形成されたコレクタ電極２０６（第１の
主電極）とを備えている。
ゲッタリング層となるダメージ層２０２、Ｐ+コレクタ
層２０３（第２の半導体層）、Ｎ-層２０５（第１の半
導体層）が順に積層されて構成される半導体基体１２
と、半導体基体１２の上主面、すなわちＮ-層２０５の
外側主面上に、ゲート絶縁膜２６を挟んで選択的に形成
されたゲート電極２７と、半導体基体１２の上主面に選
択的に形成されたエミッタ電極２８（第２の主電極）
と、半導体基体１２の下主面、すなわちダメージ層２０
２の外側主面に形成されたコレクタ電極２０６（第１の
主電極）とを備えている。
【００６１】なお、図１を用いて説明したＩＧＢＴ１０
０と同一の構成については同一の符号を付し、重複する
説明は省略する。
０と同一の構成については同一の符号を付し、重複する
説明は省略する。
【００６２】＜２−２．製造方法＞次に、図１３〜図１
８を用いてＩＧＢＴ２００の製造方法について説明す
る。まず、図１３に示す工程において、Ｎ型の不純物を
比較的低濃度に含む単結晶のシリコン基板２０１を準備
し、その下主面（後にコレクタ電極が形成される側）に
サンドブラスト処理を行い、機械的に形成された結晶欠
陥を有するダメージ層１０２を形成する。
８を用いてＩＧＢＴ２００の製造方法について説明す
る。まず、図１３に示す工程において、Ｎ型の不純物を
比較的低濃度に含む単結晶のシリコン基板２０１を準備
し、その下主面（後にコレクタ電極が形成される側）に
サンドブラスト処理を行い、機械的に形成された結晶欠
陥を有するダメージ層１０２を形成する。
【００６３】次に、図１４に示す工程において、シリコ
ン基板２０１の下主面側から、イオン注入法を用いて例
えばボロンイオンを、１×１０13／ｃｍ2程度のドーズ
量となるように導入する。
ン基板２０１の下主面側から、イオン注入法を用いて例
えばボロンイオンを、１×１０13／ｃｍ2程度のドーズ
量となるように導入する。
【００６４】次に、図１５に示す工程において、注入し
たボロンイオンを熱拡散により拡散して、Ｐ+コレクタ
層２０３を形成する。このＰ+コレクタ層２０３の拡散
深さは、１０μｍ以下、望ましくは１〜６μｍ程度であ
る。なお、ＭＯＳ領域１０を形成する前に形成する場合
の熱処理条件は１１００℃で１時間程度であれば良い。
たボロンイオンを熱拡散により拡散して、Ｐ+コレクタ
層２０３を形成する。このＰ+コレクタ層２０３の拡散
深さは、１０μｍ以下、望ましくは１〜６μｍ程度であ
る。なお、ＭＯＳ領域１０を形成する前に形成する場合
の熱処理条件は１１００℃で１時間程度であれば良い。
【００６５】次に、図１６に示す工程において、シリコ
ン基板２０１の上主面（後にエミッタ電極を構成する
側）を、Ａ−Ａ線で示すように所定の厚さだけ除去し、
これまでの工程で付着した酸化膜や、拡散層形成時の回
り込み等により形成されたＰ層を除去する。なお、シリ
コン基板２０１の残った部分がＮ-層２０５となる。な
お、ＩＧＢＴ２００の降伏電圧を２０００Ｖ程度とする
には、Ｎ-層２０５の厚みは少なくとも２００μｍ以上
にする必要がある。
ン基板２０１の上主面（後にエミッタ電極を構成する
側）を、Ａ−Ａ線で示すように所定の厚さだけ除去し、
これまでの工程で付着した酸化膜や、拡散層形成時の回
り込み等により形成されたＰ層を除去する。なお、シリ
コン基板２０１の残った部分がＮ-層２０５となる。な
お、ＩＧＢＴ２００の降伏電圧を２０００Ｖ程度とする
には、Ｎ-層２０５の厚みは少なくとも２００μｍ以上
にする必要がある。
【００６６】次に、図１７に示す工程において、Ｎ-層
２０５の上主面側にＭＯＳ領域１０を形成する。そし
て、ダメージ層２０２の下主面にコレクタ電極２０６を
形成することで、図１２に示すＩＧＢＴ２００が完成す
る。なお、Ｐ+コレクタ層２０３はＭＯＳ領域１０を形
成する際に形成しても良い。
２０５の上主面側にＭＯＳ領域１０を形成する。そし
て、ダメージ層２０２の下主面にコレクタ電極２０６を
形成することで、図１２に示すＩＧＢＴ２００が完成す
る。なお、Ｐ+コレクタ層２０３はＭＯＳ領域１０を形
成する際に形成しても良い。
【００６７】＜２−３．特徴的作用効果＞以上説明した
ように、ＩＧＢＴ２００は製造工程の最初においてダメ
ージ層２０２を形成しており、Ｐ+コレクタ層２０３、
Ｐベース領域２３、Ｎ+エミッタ領域２４はその後に形
成されることになる。このため、これらの拡散層の形成
に伴うそれぞれの熱処理において重金属不純物がゲッタ
リングされることになり、確実に重金属不純物のゲッタ
リングを行うことができる。
ように、ＩＧＢＴ２００は製造工程の最初においてダメ
ージ層２０２を形成しており、Ｐ+コレクタ層２０３、
Ｐベース領域２３、Ｎ+エミッタ領域２４はその後に形
成されることになる。このため、これらの拡散層の形成
に伴うそれぞれの熱処理において重金属不純物がゲッタ
リングされることになり、確実に重金属不純物のゲッタ
リングを行うことができる。
【００６８】すなわち、例えば、Ｐ+コレクタ層２０３
の形成時には３０分間程度のゲッタリングが施されるこ
とになり、Ｐ+コレクタ層２０３の形成に際して重金属
不純物が混入することがあっても、それらはダメージ層
２０２に含まれる結晶欠陥に捕獲され、ＩＧＢＴ２００
の動作に関わる半導体層内の重金属不純物の増加を防止
でき、Ｎ-層２０５の電気抵抗を低減して、オン電圧を
低減することが可能となる。
の形成時には３０分間程度のゲッタリングが施されるこ
とになり、Ｐ+コレクタ層２０３の形成に際して重金属
不純物が混入することがあっても、それらはダメージ層
２０２に含まれる結晶欠陥に捕獲され、ＩＧＢＴ２００
の動作に関わる半導体層内の重金属不純物の増加を防止
でき、Ｎ-層２０５の電気抵抗を低減して、オン電圧を
低減することが可能となる。
【００６９】なお、ＭＯＳ領域１０の形成に際して、Ｐ
ベース領域２３およびＮ+エミッタ領域２４を形成する
際の熱処理によるゲッタリングの効果、ＭＯＳ領域１０
の代わりに、図９および図１０に示すＭＯＳ領域１０Ａ
および１０Ｂを形成する場合については、実施の形態１
において説明しているので重複する説明は省略する。
ベース領域２３およびＮ+エミッタ領域２４を形成する
際の熱処理によるゲッタリングの効果、ＭＯＳ領域１０
の代わりに、図９および図１０に示すＭＯＳ領域１０Ａ
および１０Ｂを形成する場合については、実施の形態１
において説明しているので重複する説明は省略する。
【００７０】また、重金属不純物のゲッタリング工程終
了後もダメージ層２０２を除去せずに、ダメージ層２０
２上にコレクタ電極２０６を形成することによりコレク
タ電極２０６とダメージ層２０２との接触抵抗を低減し
て、オン電圧をさらに低減することができる効果も、実
施の形態１において説明したＩＧＢＴ１００と同様であ
るので、重複する説明は省略する。
了後もダメージ層２０２を除去せずに、ダメージ層２０
２上にコレクタ電極２０６を形成することによりコレク
タ電極２０６とダメージ層２０２との接触抵抗を低減し
て、オン電圧をさらに低減することができる効果も、実
施の形態１において説明したＩＧＢＴ１００と同様であ
るので、重複する説明は省略する。
【００７１】＜実施の形態３＞ ＜３−１．装置構成＞本発明に係る実施の形態３とし
て、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧ
ＢＴと略記）３００の断面構成を図１８に示す。
て、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧ
ＢＴと略記）３００の断面構成を図１８に示す。
【００７２】図１８に示すように、ＩＧＢＴ３００は、
ゲッタリング層となるポリシリコン層３０２、Ｐ+コレ
クタ層３０３（第２の半導体層）、Ｎ+バッファ層３０
４（第３の半導体層）、Ｎ-層３０５（第１の半導体
層）が順に積層されて構成される半導体基体１３と、半
導体基体１３の上主面、すなわちＮ-層３０５の外側主
面上に、ゲート絶縁膜２６を挟んで選択的に形成された
ゲート電極２７と、半導体基体１３の上主面に選択的に
形成されたエミッタ電極２８（第２の主電極）と、半導
体基体１３の下主面、すなわちポリシリコン層３０２の
外側主面に形成されたコレクタ電極３０６（第１の主電
極）とを備えている。
ゲッタリング層となるポリシリコン層３０２、Ｐ+コレ
クタ層３０３（第２の半導体層）、Ｎ+バッファ層３０
４（第３の半導体層）、Ｎ-層３０５（第１の半導体
層）が順に積層されて構成される半導体基体１３と、半
導体基体１３の上主面、すなわちＮ-層３０５の外側主
面上に、ゲート絶縁膜２６を挟んで選択的に形成された
ゲート電極２７と、半導体基体１３の上主面に選択的に
形成されたエミッタ電極２８（第２の主電極）と、半導
体基体１３の下主面、すなわちポリシリコン層３０２の
外側主面に形成されたコレクタ電極３０６（第１の主電
極）とを備えている。
【００７３】なお、図１を用いて説明したＩＧＢＴ１０
０と同一の構成については同一の符号を付し、重複する
説明は省略する。
０と同一の構成については同一の符号を付し、重複する
説明は省略する。
【００７４】＜３−２．製造方法＞次に、図１９〜図２
５を用いてＩＧＢＴ３００の製造方法について説明す
る。まず、図１９に示す工程において、Ｎ型の不純物を
比較的低濃度に含む単結晶のシリコン基板３０１を準備
し、その下主面（後にコレクタ電極が形成される側）に
例えばＣＶＤ法によりポリシリコン層３０２を形成す
る。
５を用いてＩＧＢＴ３００の製造方法について説明す
る。まず、図１９に示す工程において、Ｎ型の不純物を
比較的低濃度に含む単結晶のシリコン基板３０１を準備
し、その下主面（後にコレクタ電極が形成される側）に
例えばＣＶＤ法によりポリシリコン層３０２を形成す
る。
【００７５】次に、図２０に示す工程において、シリコ
ン基板３０１の下主面側から、イオン注入法を用いて例
えばリンイオンを、１×１０14／ｃｍ2程度のドーズ量
となるように導入する。
ン基板３０１の下主面側から、イオン注入法を用いて例
えばリンイオンを、１×１０14／ｃｍ2程度のドーズ量
となるように導入する。
【００７６】次に、図２１に示す工程において、注入し
たリンイオンを熱拡散により拡散して、Ｎ+バッファ層
３０４を形成する。このＮ+バッファ層３０４の拡散深
さは、例えば２０μｍ程度であり、拡散条件は、１２０
０℃で２０時間程度と、後に説明するＰ+コレクタ層を
形成するための熱処理およびＭＯＳ領域１０を形成する
ための熱処理の合計となる。
たリンイオンを熱拡散により拡散して、Ｎ+バッファ層
３０４を形成する。このＮ+バッファ層３０４の拡散深
さは、例えば２０μｍ程度であり、拡散条件は、１２０
０℃で２０時間程度と、後に説明するＰ+コレクタ層を
形成するための熱処理およびＭＯＳ領域１０を形成する
ための熱処理の合計となる。
【００７７】次に、図２２に示す工程において、シリコ
ン基板３０１の下主面側から、イオン注入法を用いて例
えばボロンイオンを、１×１０15／ｃｍ2程度のドーズ
量となるように導入する。
ン基板３０１の下主面側から、イオン注入法を用いて例
えばボロンイオンを、１×１０15／ｃｍ2程度のドーズ
量となるように導入する。
【００７８】次に、図２３に示す工程において、注入し
たボロンイオンを熱拡散により拡散して、Ｐ+コレクタ
層３０３を形成する。このＰ+コレクタ層３０３の拡散
深さは、１０μｍ以下、望ましくは１〜６μｍ程度であ
り、拡散条件は、１１００℃で１時間程度と、ＭＯＳ領
域１０を形成するための熱処理の合計となる。
たボロンイオンを熱拡散により拡散して、Ｐ+コレクタ
層３０３を形成する。このＰ+コレクタ層３０３の拡散
深さは、１０μｍ以下、望ましくは１〜６μｍ程度であ
り、拡散条件は、１１００℃で１時間程度と、ＭＯＳ領
域１０を形成するための熱処理の合計となる。
【００７９】次に、図２４に示す工程において、シリコ
ン基板３０１の上主面（後にエミッタ電極を構成する
側）を、Ａ−Ａ線で示すように所定の厚さだけ除去し、
これまでの工程で付着した酸化膜や、拡散層形成時の回
り込み等により形成されたＮ層およびＰ層を除去する。
なお、シリコン基板３０１の残った部分がＮ-層３０５
となる。なお、ＩＧＢＴ３００の降伏電圧を２０００Ｖ
程度とするには、Ｎ-層３０５の厚みは１５０μｍ程
度、もしくはそれ以上にする必要がある。
ン基板３０１の上主面（後にエミッタ電極を構成する
側）を、Ａ−Ａ線で示すように所定の厚さだけ除去し、
これまでの工程で付着した酸化膜や、拡散層形成時の回
り込み等により形成されたＮ層およびＰ層を除去する。
なお、シリコン基板３０１の残った部分がＮ-層３０５
となる。なお、ＩＧＢＴ３００の降伏電圧を２０００Ｖ
程度とするには、Ｎ-層３０５の厚みは１５０μｍ程
度、もしくはそれ以上にする必要がある。
【００８０】次に、図２５に示す工程において、Ｎ-層
３０５の上主面側にＭＯＳ領域１０を形成する。そし
て、ポリシリコン層３０２の下主面にコレクタ電極３０
６を形成することで、図１８に示すＩＧＢＴ３００が完
成する。なお、Ｐ+コレクタ層３０３はＭＯＳ領域１０
を形成する際に形成しても良い。
３０５の上主面側にＭＯＳ領域１０を形成する。そし
て、ポリシリコン層３０２の下主面にコレクタ電極３０
６を形成することで、図１８に示すＩＧＢＴ３００が完
成する。なお、Ｐ+コレクタ層３０３はＭＯＳ領域１０
を形成する際に形成しても良い。
【００８１】＜３−３．特徴的作用効果＞以上説明した
ように、ＩＧＢＴ３００は製造工程の最初においてポリ
シリコン層３０２を形成しており、Ｎ+バッファ層３０
４、Ｐ+コレクタ層３０３、Ｐベース領域２３、Ｎ+エミ
ッタ領域２４はその後に形成されることになる。このた
め、これらの拡散層の形成に伴うそれぞれの熱処理にお
いて重金属不純物がゲッタリングされることになり、確
実に重金属不純物のゲッタリングを行うことができる。
ように、ＩＧＢＴ３００は製造工程の最初においてポリ
シリコン層３０２を形成しており、Ｎ+バッファ層３０
４、Ｐ+コレクタ層３０３、Ｐベース領域２３、Ｎ+エミ
ッタ領域２４はその後に形成されることになる。このた
め、これらの拡散層の形成に伴うそれぞれの熱処理にお
いて重金属不純物がゲッタリングされることになり、確
実に重金属不純物のゲッタリングを行うことができる。
【００８２】すなわち、例えば、Ｎ+バッファ層３０４
の形成時には２０時間、Ｐ+コレクタ層２０３の形成時
には１時間のゲッタリングが施されることになり、Ｎ+
バッファ層３０４およびＰ+コレクタ層２０３の形成に
際して重金属不純物が混入することがあっても、それら
はポリシリコン層３０２に含まれる結晶欠陥に捕獲さ
れ、ＩＧＢＴ３００の動作に関わる半導体層内の重金属
不純物の増加を防止でき、Ｎ-層３０５の電気抵抗を低
減して、オン電圧を低減することが可能となる。
の形成時には２０時間、Ｐ+コレクタ層２０３の形成時
には１時間のゲッタリングが施されることになり、Ｎ+
バッファ層３０４およびＰ+コレクタ層２０３の形成に
際して重金属不純物が混入することがあっても、それら
はポリシリコン層３０２に含まれる結晶欠陥に捕獲さ
れ、ＩＧＢＴ３００の動作に関わる半導体層内の重金属
不純物の増加を防止でき、Ｎ-層３０５の電気抵抗を低
減して、オン電圧を低減することが可能となる。
【００８３】なお、ＭＯＳ領域１０の形成に際して、Ｐ
ベース領域２３およびＮ+エミッタ領域２４を形成する
際の熱処理によるゲッタリングの効果、ＭＯＳ領域１０
の代わりに、図９および図１０に示すＭＯＳ領域１０Ａ
および１０Ｂを形成する場合については、実施の形態１
において説明しているので重複する説明は省略する。
ベース領域２３およびＮ+エミッタ領域２４を形成する
際の熱処理によるゲッタリングの効果、ＭＯＳ領域１０
の代わりに、図９および図１０に示すＭＯＳ領域１０Ａ
および１０Ｂを形成する場合については、実施の形態１
において説明しているので重複する説明は省略する。
【００８４】また、ポリシリコン層３０２は、最初はノ
ンドープのポリシリコン層として形成しても、Ｎ+バッ
ファ層３０４およびＰ+コレクタ層３０３の形成に際し
て、ポリシリコン層中に不純物が導入されるので、改め
て不純物を導入せずともポリシリコン層３０２の抵抗値
は小さくできる。
ンドープのポリシリコン層として形成しても、Ｎ+バッ
ファ層３０４およびＰ+コレクタ層３０３の形成に際し
て、ポリシリコン層中に不純物が導入されるので、改め
て不純物を導入せずともポリシリコン層３０２の抵抗値
は小さくできる。
【００８５】また、ＩＧＢＴ３００においては、重金属
不純物のゲッタリング工程終了後もポリシリコン層３０
２を除去せずに、ポリシリコン層３０２上にコレクタ電
極３０６を形成しているが、この構成を採ることにより
コレクタ電極３０６とポリシリコン層３０２との接触抵
抗を低減して、ＩＧＢＴ３００のオン電圧をさらに低減
することができる。
不純物のゲッタリング工程終了後もポリシリコン層３０
２を除去せずに、ポリシリコン層３０２上にコレクタ電
極３０６を形成しているが、この構成を採ることにより
コレクタ電極３０６とポリシリコン層３０２との接触抵
抗を低減して、ＩＧＢＴ３００のオン電圧をさらに低減
することができる。
【００８６】ここで、ポリシリコン層３０２の厚みの最
適値についての測定結果を図２６および図２７に示す。
図２６はポリシリコン層３０２の厚みに対するＩＧＢＴ
３００のオン電圧の相対値を示す図であり、横軸にポリ
シリコン層の厚みを示し、縦軸にオン電圧の相対値を示
している。
適値についての測定結果を図２６および図２７に示す。
図２６はポリシリコン層３０２の厚みに対するＩＧＢＴ
３００のオン電圧の相対値を示す図であり、横軸にポリ
シリコン層の厚みを示し、縦軸にオン電圧の相対値を示
している。
【００８７】また、図２７はポリシリコン層３０２の厚
みに対するＩＧＢＴ３００のオン電圧の標準偏差を示す
図であり、横軸にポリシリコン層の厚みを示し、縦軸に
オン電圧の標準偏差を示している。
みに対するＩＧＢＴ３００のオン電圧の標準偏差を示す
図であり、横軸にポリシリコン層の厚みを示し、縦軸に
オン電圧の標準偏差を示している。
【００８８】図２６および図２７から明確にわかるよう
に、ポリシリコン層３０２の厚みが０．９μｍ以上にな
るとオン電圧は急激に低下し、１．３μｍ以上になると
オン電圧の低下の度合いは緩やかになる。従って、オン
電圧低下の効果を得るためには、ポリシリコン層３０２
の厚みは０．９μｍ以上あれば良いが、オン電圧のばら
つきを低減するには、１．３μｍ以上にすれば良いこと
がわかる。なお、図２６および図２７にプロットしたデ
ータを表２に示す。
に、ポリシリコン層３０２の厚みが０．９μｍ以上にな
るとオン電圧は急激に低下し、１．３μｍ以上になると
オン電圧の低下の度合いは緩やかになる。従って、オン
電圧低下の効果を得るためには、ポリシリコン層３０２
の厚みは０．９μｍ以上あれば良いが、オン電圧のばら
つきを低減するには、１．３μｍ以上にすれば良いこと
がわかる。なお、図２６および図２７にプロットしたデ
ータを表２に示す。
【００８９】
【表２】
【００９０】このように、所定厚さのポリシリコン層３
０２上にコレクタ電極３０６を形成した場合に、ＩＧＢ
Ｔ３００のオン電圧が低下する理由の１つとしては、ポ
リシリコン層３０２の平均粒子径が大きく、ポリシリコ
ン層３０２の表面が凹凸状になっているので、電極との
接触面積が増加しており、電極との接触抵抗が低減して
オン電圧が低減するものと考えられる。なお、ポリシリ
コン層３０２の厚みが０．９μｍ以下ではオン電圧のば
らつきが大きく、有効なデータが得られていないが、こ
れはポリシリコン層３０２の平均粒子径と、ポリシリコ
ン層３０２の厚さとの関係によるものと考えられる。
０２上にコレクタ電極３０６を形成した場合に、ＩＧＢ
Ｔ３００のオン電圧が低下する理由の１つとしては、ポ
リシリコン層３０２の平均粒子径が大きく、ポリシリコ
ン層３０２の表面が凹凸状になっているので、電極との
接触面積が増加しており、電極との接触抵抗が低減して
オン電圧が低減するものと考えられる。なお、ポリシリ
コン層３０２の厚みが０．９μｍ以下ではオン電圧のば
らつきが大きく、有効なデータが得られていないが、こ
れはポリシリコン層３０２の平均粒子径と、ポリシリコ
ン層３０２の厚さとの関係によるものと考えられる。
【００９１】＜３−４．変形例＞以上説明したＩＧＢＴ
３００においては、Ｐ+コレクタ層３０３の全面に渡っ
てポリシリコン層３０２を形成した構成を示したが、ポ
リシリコン層３０２は必ずしも全面的に形成する必要は
ない。
３００においては、Ｐ+コレクタ層３０３の全面に渡っ
てポリシリコン層３０２を形成した構成を示したが、ポ
リシリコン層３０２は必ずしも全面的に形成する必要は
ない。
【００９２】図２８にＰ+コレクタ層３０３の外側主面
に、ゲッタリング層としてのポリシリコン層３０２Ａを
選択的に形成したＩＧＢＴ３００Ａを示す。
に、ゲッタリング層としてのポリシリコン層３０２Ａを
選択的に形成したＩＧＢＴ３００Ａを示す。
【００９３】図２８において、Ｐ+コレクタ層３０３の
外側主面上にはポリシリコン層３０２Ａが形成されてい
ない部分があり、当該部分にはコレクタ電極３０６Ａ
（第１の主電極）が直接に接触する構成となっている。
その他の構成は図１８を用いて説明したＩＧＢＴ３００
と同様であり、同一の構成には同一の符号を付し重複す
る説明は省略する。
外側主面上にはポリシリコン層３０２Ａが形成されてい
ない部分があり、当該部分にはコレクタ電極３０６Ａ
（第１の主電極）が直接に接触する構成となっている。
その他の構成は図１８を用いて説明したＩＧＢＴ３００
と同様であり、同一の構成には同一の符号を付し重複す
る説明は省略する。
【００９４】ＩＧＢＴ３００Ａの製造方法は、まず、図
２９に示すように、シリコン基板３０１を準備し、その
下主面（後にコレクタ電極が形成される側）に例えばＣ
ＶＤ法によりポリシリコン層を全面的に形成し、写真製
版技術によりパターニングしてポリシリコン層３０２Ａ
を選択的に形成する。これ以後の工程は、図１９〜図２
５を用いて説明したＩＧＢＴ３００の製造方法と同様で
あり重複する説明は省略する。
２９に示すように、シリコン基板３０１を準備し、その
下主面（後にコレクタ電極が形成される側）に例えばＣ
ＶＤ法によりポリシリコン層を全面的に形成し、写真製
版技術によりパターニングしてポリシリコン層３０２Ａ
を選択的に形成する。これ以後の工程は、図１９〜図２
５を用いて説明したＩＧＢＴ３００の製造方法と同様で
あり重複する説明は省略する。
【００９５】ここで、ポリシリコン層３０２Ａの平面形
状の一例を図３０に示す。図３０は、図２９を矢視Ｘ方
向、すなわちポリシリコン層３０２Ａの側から見た場合
のシリコン基板３０１の部分平面図である。図３０に示
すように、ポリシリコン層３０２ＡはＰ+コレクタ層３
０３上にストライプ状に複数に独立して形成されてお
り、ストライプ間にはＰ+コレクタ層３０３が露出して
いる。このような構成とすることで、複数のストライプ
の配列方向に直交する方向の半導体基板の端縁部の反り
を確実に防止できる。
状の一例を図３０に示す。図３０は、図２９を矢視Ｘ方
向、すなわちポリシリコン層３０２Ａの側から見た場合
のシリコン基板３０１の部分平面図である。図３０に示
すように、ポリシリコン層３０２ＡはＰ+コレクタ層３
０３上にストライプ状に複数に独立して形成されてお
り、ストライプ間にはＰ+コレクタ層３０３が露出して
いる。このような構成とすることで、複数のストライプ
の配列方向に直交する方向の半導体基板の端縁部の反り
を確実に防止できる。
【００９６】また、ポリシリコン層３０２Ａの平面形状
の他の例を図３１に示す。図３１に示すように、ポリシ
リコン層３０２ＡはＰ+コレクタ層３０３上に長円形の
島状に複数に独立して形成されており、島状領域間には
Ｐ+コレクタ層３０３が露出している。このような構成
とすることで、半導体基板の端縁部のいずれの部分にお
いても反りを防止できる。
の他の例を図３１に示す。図３１に示すように、ポリシ
リコン層３０２ＡはＰ+コレクタ層３０３上に長円形の
島状に複数に独立して形成されており、島状領域間には
Ｐ+コレクタ層３０３が露出している。このような構成
とすることで、半導体基板の端縁部のいずれの部分にお
いても反りを防止できる。
【００９７】このように、ポリシリコン層３０２Ａを選
択的に形成することで、ポリシリコン層の存在に起因す
る基板の反りを低減することができる。すなわち、図３
０に示すように、シリコン基板３０１の下主面にはポリ
シリコン層３０２Ａが形成されているが、反対側の上主
面には何も形成されていない。この状態で以後の熱拡散
工程が進むが、熱拡散工程を経るうちにポリシリコン層
３０２Ａ上およびシリコン基板３０１の上主面上には酸
化膜が形成されることになる。酸化膜の成長速度はシリ
コン表面上よりもポリシリコン層上の方が大きいので、
ポリシリコン層３０２Ａ上に厚く形成されることにな
る。このとき、ポリシリコン層３０２Ａが、図１９に示
すポリシリコン層３０２のように全面的に形成されてい
れば、酸化膜の厚さの違いから応力が生じ、シリコン基
板３０１は、その端縁部が上方に反り上がる可能性があ
るが、上述したようにポリシリコン層３０２Ａはストラ
イプ状あるいは島状に形成されているので、応力が緩和
され、シリコン基板３０１の反りを防止することができ
る。
択的に形成することで、ポリシリコン層の存在に起因す
る基板の反りを低減することができる。すなわち、図３
０に示すように、シリコン基板３０１の下主面にはポリ
シリコン層３０２Ａが形成されているが、反対側の上主
面には何も形成されていない。この状態で以後の熱拡散
工程が進むが、熱拡散工程を経るうちにポリシリコン層
３０２Ａ上およびシリコン基板３０１の上主面上には酸
化膜が形成されることになる。酸化膜の成長速度はシリ
コン表面上よりもポリシリコン層上の方が大きいので、
ポリシリコン層３０２Ａ上に厚く形成されることにな
る。このとき、ポリシリコン層３０２Ａが、図１９に示
すポリシリコン層３０２のように全面的に形成されてい
れば、酸化膜の厚さの違いから応力が生じ、シリコン基
板３０１は、その端縁部が上方に反り上がる可能性があ
るが、上述したようにポリシリコン層３０２Ａはストラ
イプ状あるいは島状に形成されているので、応力が緩和
され、シリコン基板３０１の反りを防止することができ
る。
【００９８】なお、ポリシリコン層を島状とする場合
は、図３１に示すように長円形に限定されるものではな
く、矩形やその他の形状であっても良いことは言うまで
もない。
は、図３１に示すように長円形に限定されるものではな
く、矩形やその他の形状であっても良いことは言うまで
もない。
【００９９】＜実施の形態４＞ ＜４−１．装置構成＞本発明に係る実施の形態４とし
て、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧ
ＢＴと略記）４００の断面構成を図３２に示す。
て、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧ
ＢＴと略記）４００の断面構成を図３２に示す。
【０１００】図３２に示すように、ＩＧＢＴ４００は、
ゲッタリング層となるポリシリコン層４０２、Ｐ+コレ
クタ層４０３（第２の半導体層）、Ｎ-層４０５（第１
の半導体層）が順に積層されて構成される半導体基体１
４と、半導体基体１４の上主面、すなわちＮ-層４０５
の外側主面上に、ゲート絶縁膜２６を挟んで選択的に形
成されたゲート電極２７と、半導体基体１４の上主面に
選択的に形成されたエミッタ電極２８（第２の主電極）
と、半導体基体１１の下主面、すなわちポリシリコン層
４０２の外側主面に形成されたコレクタ電極４０６（第
１の主電極）とを備えている。
ゲッタリング層となるポリシリコン層４０２、Ｐ+コレ
クタ層４０３（第２の半導体層）、Ｎ-層４０５（第１
の半導体層）が順に積層されて構成される半導体基体１
４と、半導体基体１４の上主面、すなわちＮ-層４０５
の外側主面上に、ゲート絶縁膜２６を挟んで選択的に形
成されたゲート電極２７と、半導体基体１４の上主面に
選択的に形成されたエミッタ電極２８（第２の主電極）
と、半導体基体１１の下主面、すなわちポリシリコン層
４０２の外側主面に形成されたコレクタ電極４０６（第
１の主電極）とを備えている。
【０１０１】なお、図１を用いて説明したＩＧＢＴ１０
０と同一の構成については同一の符号を付し、重複する
説明は省略する。
０と同一の構成については同一の符号を付し、重複する
説明は省略する。
【０１０２】＜４−２．製造方法＞次に、図３３〜図３
７を用いてＩＧＢＴ４００の製造方法について説明す
る。まず、図３３に示す工程において、Ｎ型の不純物を
比較的低濃度に含む単結晶のシリコン基板４０１を準備
し、その下主面（後にコレクタ電極が形成される側）に
例えばＣＶＤ法によりポリシリコン層４０２を形成す
る。
７を用いてＩＧＢＴ４００の製造方法について説明す
る。まず、図３３に示す工程において、Ｎ型の不純物を
比較的低濃度に含む単結晶のシリコン基板４０１を準備
し、その下主面（後にコレクタ電極が形成される側）に
例えばＣＶＤ法によりポリシリコン層４０２を形成す
る。
【０１０３】次に、図３４に示す工程において、シリコ
ン基板４０１の下主面側から、イオン注入法を用いて例
えばボロンイオンを、１×１０13／ｃｍ2程度のドーズ
量となるように導入する。
ン基板４０１の下主面側から、イオン注入法を用いて例
えばボロンイオンを、１×１０13／ｃｍ2程度のドーズ
量となるように導入する。
【０１０４】次に、図３５に示す工程において、注入し
たボロンイオンを熱拡散により拡散して、Ｐ+コレクタ
層４０３を形成する。このＰ+コレクタ層４０３の拡散
深さは、１０μｍ以下、望ましくは１〜６μｍ程度であ
る。なお、ＭＯＳ領域１０を形成する前に形成する場合
の熱処理条件は１１００℃で１時間程度であれば良い。
たボロンイオンを熱拡散により拡散して、Ｐ+コレクタ
層４０３を形成する。このＰ+コレクタ層４０３の拡散
深さは、１０μｍ以下、望ましくは１〜６μｍ程度であ
る。なお、ＭＯＳ領域１０を形成する前に形成する場合
の熱処理条件は１１００℃で１時間程度であれば良い。
【０１０５】次に、図３６に示す工程において、シリコ
ン基板４０１の上主面（後にエミッタ電極を構成する
側）を、Ａ−Ａ線で示すように所定の厚さだけ除去し、
これまでの工程で付着した酸化膜や、拡散層形成時の回
り込み等により形成されたＰ層を除去する。なお、シリ
コン基板４０１の残った部分がＮ-層４０５となる。な
お、ＩＧＢＴ４００の降伏電圧を２０００Ｖ程度とする
には、Ｎ-層４０５の厚みは少なくとも２００μｍ以上
にする必要がある。
ン基板４０１の上主面（後にエミッタ電極を構成する
側）を、Ａ−Ａ線で示すように所定の厚さだけ除去し、
これまでの工程で付着した酸化膜や、拡散層形成時の回
り込み等により形成されたＰ層を除去する。なお、シリ
コン基板４０１の残った部分がＮ-層４０５となる。な
お、ＩＧＢＴ４００の降伏電圧を２０００Ｖ程度とする
には、Ｎ-層４０５の厚みは少なくとも２００μｍ以上
にする必要がある。
【０１０６】次に、図３７に示す工程において、Ｎ-層
４０５の上主面側にＭＯＳ領域１０を形成する。そし
て、ポリシリコン層４０２の下主面にコレクタ電極４０
６を形成することで、図３２に示すＩＧＢＴ４００が完
成する。なお、Ｐ+コレクタ層４０３はＭＯＳ領域１０
を形成する際に形成しても良い。
４０５の上主面側にＭＯＳ領域１０を形成する。そし
て、ポリシリコン層４０２の下主面にコレクタ電極４０
６を形成することで、図３２に示すＩＧＢＴ４００が完
成する。なお、Ｐ+コレクタ層４０３はＭＯＳ領域１０
を形成する際に形成しても良い。
【０１０７】＜４−３．特徴的作用効果＞以上説明した
ように、ＩＧＢＴ４００は製造工程の最初においてポリ
シリコン層４０２を形成しており、Ｐ+コレクタ層４０
３、Ｐベース領域２３、Ｎ+エミッタ領域２４はその後
に形成されることになる。このため、これらの拡散層の
形成に伴うそれぞれの熱処理において重金属不純物がゲ
ッタリングされることになり、確実に重金属不純物のゲ
ッタリングを行うことができる。
ように、ＩＧＢＴ４００は製造工程の最初においてポリ
シリコン層４０２を形成しており、Ｐ+コレクタ層４０
３、Ｐベース領域２３、Ｎ+エミッタ領域２４はその後
に形成されることになる。このため、これらの拡散層の
形成に伴うそれぞれの熱処理において重金属不純物がゲ
ッタリングされることになり、確実に重金属不純物のゲ
ッタリングを行うことができる。
【０１０８】すなわち、例えば、Ｐ+コレクタ層４０３
の形成時には１時間のゲッタリングが施されることにな
り、Ｐ+コレクタ層４０３の形成に際して重金属不純物
が混入することがあっても、それらはポリシリコン層４
０２に含まれる結晶欠陥に捕獲され、ＩＧＢＴ４００の
動作に関わる半導体層内の重金属不純物の増加を防止で
き、Ｎ-層４０５の電気抵抗を低減して、オン電圧を低
減することが可能となる。
の形成時には１時間のゲッタリングが施されることにな
り、Ｐ+コレクタ層４０３の形成に際して重金属不純物
が混入することがあっても、それらはポリシリコン層４
０２に含まれる結晶欠陥に捕獲され、ＩＧＢＴ４００の
動作に関わる半導体層内の重金属不純物の増加を防止で
き、Ｎ-層４０５の電気抵抗を低減して、オン電圧を低
減することが可能となる。
【０１０９】なお、ＭＯＳ領域１０の形成に際して、Ｐ
ベース領域２３およびＮ+エミッタ領域２４を形成する
際の熱処理によるゲッタリングの効果、ＭＯＳ領域１０
の代わりに、図９および図１０に示すＭＯＳ領域１０Ａ
および１０Ｂを形成する場合については、実施の形態１
において説明しているので重複する説明は省略する。
ベース領域２３およびＮ+エミッタ領域２４を形成する
際の熱処理によるゲッタリングの効果、ＭＯＳ領域１０
の代わりに、図９および図１０に示すＭＯＳ領域１０Ａ
および１０Ｂを形成する場合については、実施の形態１
において説明しているので重複する説明は省略する。
【０１１０】また、ＩＧＢＴ４００において、重金属不
純物のゲッタリング工程終了後もポリシリコン層４０２
を除去せずに、ポリシリコン層４０２上にコレクタ電極
４０６を形成することにより、コレクタ電極４０６とポ
リシリコン層４０２との接触抵抗を低減して、ＩＧＢＴ
４００のオン電圧をさらに低減することができる効果
も、実施の形態３において説明したＩＧＢＴ３００と同
様であるので、重複する説明は省略する。
純物のゲッタリング工程終了後もポリシリコン層４０２
を除去せずに、ポリシリコン層４０２上にコレクタ電極
４０６を形成することにより、コレクタ電極４０６とポ
リシリコン層４０２との接触抵抗を低減して、ＩＧＢＴ
４００のオン電圧をさらに低減することができる効果
も、実施の形態３において説明したＩＧＢＴ３００と同
様であるので、重複する説明は省略する。
【０１１１】＜４−４．変形例＞以上説明したＩＧＢＴ
４００においては、Ｐ+コレクタ層４０３の全面に渡っ
てポリシリコン層４０２を形成した構成を示したが、ポ
リシリコン層４０２は必ずしも全面的に形成する必要は
ない。
４００においては、Ｐ+コレクタ層４０３の全面に渡っ
てポリシリコン層４０２を形成した構成を示したが、ポ
リシリコン層４０２は必ずしも全面的に形成する必要は
ない。
【０１１２】図３８にＰ+コレクタ層４０３の外側主面
に、ゲッタリング層としてのポリシリコン層４０２Ａを
選択的に形成したＩＧＢＴ４００Ａを示す。
に、ゲッタリング層としてのポリシリコン層４０２Ａを
選択的に形成したＩＧＢＴ４００Ａを示す。
【０１１３】図３８において、Ｐ+コレクタ層４０３の
外側主面上にはポリシリコン層４０２Ａが形成されてい
ない部分があり、当該部分にはコレクタ電極４０６Ａが
直接に接触する構成となっている。その他の構成は図３
２を用いて説明したＩＧＢＴ４００と同様であり、同一
の構成には同一の符号を付し重複する説明は省略する。
外側主面上にはポリシリコン層４０２Ａが形成されてい
ない部分があり、当該部分にはコレクタ電極４０６Ａが
直接に接触する構成となっている。その他の構成は図３
２を用いて説明したＩＧＢＴ４００と同様であり、同一
の構成には同一の符号を付し重複する説明は省略する。
【０１１４】ＩＧＢＴ４００Ａの製造方法は、まず、図
３９に示すように、シリコン基板４０１を準備し、その
下主面（後にコレクタ電極が形成される側）に例えばＣ
ＶＤ法によりポリシリコン層を全面的に形成し、写真製
版技術によりパターニングしてポリシリコン層４０２Ａ
を選択的に形成する。これ以後の工程は、図３３〜図３
７を用いて説明したＩＧＢＴ４００の製造方法と同様で
あり重複する説明は省略する。
３９に示すように、シリコン基板４０１を準備し、その
下主面（後にコレクタ電極が形成される側）に例えばＣ
ＶＤ法によりポリシリコン層を全面的に形成し、写真製
版技術によりパターニングしてポリシリコン層４０２Ａ
を選択的に形成する。これ以後の工程は、図３３〜図３
７を用いて説明したＩＧＢＴ４００の製造方法と同様で
あり重複する説明は省略する。
【０１１５】また、ポリシリコン層４０２Ａの平面形状
も、図３０および図３１を用いて説明したストライプ状
あるいは島状と同様であるので重複する説明は省略す
る。
も、図３０および図３１を用いて説明したストライプ状
あるいは島状と同様であるので重複する説明は省略す
る。
【０１１６】そして、ポリシリコン層４０２Ａがストラ
イプ状あるいは島状となるように選択的に形成すること
で、ポリシリコン層の存在に起因する基板の反りを低減
できるという作用効果が得られる。
イプ状あるいは島状となるように選択的に形成すること
で、ポリシリコン層の存在に起因する基板の反りを低減
できるという作用効果が得られる。
【０１１７】＜実施の形態１〜４の変形例＞以上説明し
た本発明に係る実施の形態１〜４においては、単結晶の
シリコン基板を半導体基体の主材としたが、単結晶基板
の代わりにエピタキシャル基板を使用しても良いことは
言うまでもない。
た本発明に係る実施の形態１〜４においては、単結晶の
シリコン基板を半導体基体の主材としたが、単結晶基板
の代わりにエピタキシャル基板を使用しても良いことは
言うまでもない。
【０１１８】また、導電型もＮ型に限定されず、Ｐ型で
あっても良い。その場合は、ＩＧＢＴはＰチャネル型と
なる。
あっても良い。その場合は、ＩＧＢＴはＰチャネル型と
なる。
【０１１９】＜実施の形態５＞以上説明した本発明に係
る実施の形態１〜４においては、ＩＧＢＴへの適用を例
として説明したが、本発明の適用はＩＧＢＴに限定され
るものではなく、ＧＴＯ（Gate Turn Off）サイリス
タ、ＭＣＴ（Mos Control Thyristor）、ＥＳＴ（Emitt
er Switched Thyristor）等の縦型構造の半導体装置に
適用可能である。以下、ＧＴＯサイリスタ、ＭＣＴ、Ｅ
ＳＴに本発明を適用した構成を、図４０、図４１、図４
２にそれぞれ示す。
る実施の形態１〜４においては、ＩＧＢＴへの適用を例
として説明したが、本発明の適用はＩＧＢＴに限定され
るものではなく、ＧＴＯ（Gate Turn Off）サイリス
タ、ＭＣＴ（Mos Control Thyristor）、ＥＳＴ（Emitt
er Switched Thyristor）等の縦型構造の半導体装置に
適用可能である。以下、ＧＴＯサイリスタ、ＭＣＴ、Ｅ
ＳＴに本発明を適用した構成を、図４０、図４１、図４
２にそれぞれ示す。
【０１２０】＜５−１．ＧＴＯサイリスタ＞図４０は、
本発明を適用したＧＴＯサイリスタ５００の構成を示す
断面図である。ＧＴＯサイリスタ５００は、ゲッタリン
グ層５０２、Ｐ+層５０３（第２の半導体層）、Ｎ+バッ
ファ層５０４（第３の半導体層）、Ｎ-層５０５（第１
の半導体層）、Ｐ層５０６、Ｎ+層５０７が順に積層さ
れて構成される半導体基体１５と、Ｐ層５０６に選択的
に形成されたゲート電極５０８と、Ｐ層５０６上に選択
的に形成されたＮ+層５０７の上主面に形成されたカソ
ード電極５０９（第２の主電極）と、半導体基体１５の
下主面、すなわちゲッタリング層５０２の外側主面に形
成されたアノード電極５０１（第１の主電極）とを備え
ている。
本発明を適用したＧＴＯサイリスタ５００の構成を示す
断面図である。ＧＴＯサイリスタ５００は、ゲッタリン
グ層５０２、Ｐ+層５０３（第２の半導体層）、Ｎ+バッ
ファ層５０４（第３の半導体層）、Ｎ-層５０５（第１
の半導体層）、Ｐ層５０６、Ｎ+層５０７が順に積層さ
れて構成される半導体基体１５と、Ｐ層５０６に選択的
に形成されたゲート電極５０８と、Ｐ層５０６上に選択
的に形成されたＮ+層５０７の上主面に形成されたカソ
ード電極５０９（第２の主電極）と、半導体基体１５の
下主面、すなわちゲッタリング層５０２の外側主面に形
成されたアノード電極５０１（第１の主電極）とを備え
ている。
【０１２１】ここで、ゲッタリング層５０２は、実施の
形態１〜４において説明したダメージ層あるいはポリシ
リコン層で構成され、ＧＴＯサイリスタ５００の製造過
程、例えば、Ｐ+層５０３、Ｎ+バッファ層５０４、Ｐ層
５０６、Ｎ+層５０７の形成工程で導入された重金属不
純物をゲッタリングすることができる。
形態１〜４において説明したダメージ層あるいはポリシ
リコン層で構成され、ＧＴＯサイリスタ５００の製造過
程、例えば、Ｐ+層５０３、Ｎ+バッファ層５０４、Ｐ層
５０６、Ｎ+層５０７の形成工程で導入された重金属不
純物をゲッタリングすることができる。
【０１２２】また、ゲッタリング層５０２の外側主面上
にアノード電極５０１を形成していることによりアノー
ド電極５０１とゲッタリング層５０２との接触抵抗を低
減することができる。
にアノード電極５０１を形成していることによりアノー
ド電極５０１とゲッタリング層５０２との接触抵抗を低
減することができる。
【０１２３】＜５−２．ＭＣＴ＞図４１は、本発明を適
用したＭＣＴ６００の構成を示す断面図である。ＭＣＴ
６００は、ゲッタリング層６０２、Ｐ+層６０３（第２
の半導体層）、Ｎ+バッファ層６０４（第３の半導体
層）、Ｎ-層６０５（第１の半導体層）、Ｐ層６０６が
順に積層されて構成される半導体基体１６と、半導体基
体１６の上主面、すなわちＰ層６０６の外側主面上に、
ゲート絶縁膜６０９を挟んで選択的に形成されたゲート
電極６１０と、半導体基体１６の上主面に選択的に形成
されたカソード電極６１１（第２の主電極）と、半導体
基体１６の下主面、すなわちゲッタリング層６０２の外
側主面に形成されたアノード電極６０１（第１の主電
極）とを備えている。
用したＭＣＴ６００の構成を示す断面図である。ＭＣＴ
６００は、ゲッタリング層６０２、Ｐ+層６０３（第２
の半導体層）、Ｎ+バッファ層６０４（第３の半導体
層）、Ｎ-層６０５（第１の半導体層）、Ｐ層６０６が
順に積層されて構成される半導体基体１６と、半導体基
体１６の上主面、すなわちＰ層６０６の外側主面上に、
ゲート絶縁膜６０９を挟んで選択的に形成されたゲート
電極６１０と、半導体基体１６の上主面に選択的に形成
されたカソード電極６１１（第２の主電極）と、半導体
基体１６の下主面、すなわちゲッタリング層６０２の外
側主面に形成されたアノード電極６０１（第１の主電
極）とを備えている。
【０１２４】Ｐ層６０６の表面からその内部にかけて
は、選択的にＮベース領域６０７が形成され、当該Ｎベ
ース領域６０７の表面からその内部にかけては、選択的
に一対のＰエミッタ領域６０８が間隔を開けて対向して
形成されている。そして、一対のＰエミッタ領域６０８
の対向する側の端縁部と、両者の間のＮベース領域６０
７の上部には、上記カソード電極６１１が形成されてい
る。また、一対のＰエミッタ領域６０８の他方の端縁
部、当該端縁部に隣接するＮベース領域６０７、当該Ｎ
ベース領域６０７に隣接するＰ層６０６の上部には、上
記ゲート絶縁膜６０９を挟んでゲート電極６１０が形成
されている。
は、選択的にＮベース領域６０７が形成され、当該Ｎベ
ース領域６０７の表面からその内部にかけては、選択的
に一対のＰエミッタ領域６０８が間隔を開けて対向して
形成されている。そして、一対のＰエミッタ領域６０８
の対向する側の端縁部と、両者の間のＮベース領域６０
７の上部には、上記カソード電極６１１が形成されてい
る。また、一対のＰエミッタ領域６０８の他方の端縁
部、当該端縁部に隣接するＮベース領域６０７、当該Ｎ
ベース領域６０７に隣接するＰ層６０６の上部には、上
記ゲート絶縁膜６０９を挟んでゲート電極６１０が形成
されている。
【０１２５】ここで、ゲッタリング層６０２は、実施の
形態１〜４において説明したダメージ層あるいはポリシ
リコン層で構成され、ＭＣＴ６００の製造過程、例え
ば、Ｐ+層６０３、Ｎ+バッファ層６０４、Ｐ層５０６、
Ｎ+層５０７の形成工程で導入された重金属不純物をゲ
ッタリングすることができる。
形態１〜４において説明したダメージ層あるいはポリシ
リコン層で構成され、ＭＣＴ６００の製造過程、例え
ば、Ｐ+層６０３、Ｎ+バッファ層６０４、Ｐ層５０６、
Ｎ+層５０７の形成工程で導入された重金属不純物をゲ
ッタリングすることができる。
【０１２６】また、ゲッタリング層６０２の外側主面上
にアノード電極６０１を形成していることによりアノー
ド電極６０１とゲッタリング層６０２との接触抵抗を低
減することができる。
にアノード電極６０１を形成していることによりアノー
ド電極６０１とゲッタリング層６０２との接触抵抗を低
減することができる。
【０１２７】＜５−３．ＥＳＴ＞図４２は、本発明を適
用したＥＳＴ７００の構成を示す断面図である。ＥＳＴ
７００は、ゲッタリング層７０２、Ｐ+層７０３（第２
の半導体層）、Ｎ+バッファ層７０４（第３の半導体
層）、Ｎ-層７０５（第１の半導体層）が順に積層され
て構成される半導体基体１７と、半導体基体１７の上主
面、すなわちＮ-層７０５の外側主面上に、ゲート絶縁
膜７１１を挟んで選択的に形成されたゲート電極７１２
と、半導体基体１７の上主面に選択的に形成されたカソ
ード電極７１３（第２の主電極）と、半導体基体１７の
下主面、すなわちゲッタリング層７０２の外側主面に形
成されたアノード電極７０１（第１の主電極）とを備え
ている。
用したＥＳＴ７００の構成を示す断面図である。ＥＳＴ
７００は、ゲッタリング層７０２、Ｐ+層７０３（第２
の半導体層）、Ｎ+バッファ層７０４（第３の半導体
層）、Ｎ-層７０５（第１の半導体層）が順に積層され
て構成される半導体基体１７と、半導体基体１７の上主
面、すなわちＮ-層７０５の外側主面上に、ゲート絶縁
膜７１１を挟んで選択的に形成されたゲート電極７１２
と、半導体基体１７の上主面に選択的に形成されたカソ
ード電極７１３（第２の主電極）と、半導体基体１７の
下主面、すなわちゲッタリング層７０２の外側主面に形
成されたアノード電極７０１（第１の主電極）とを備え
ている。
【０１２８】Ｎ-層７０５の表面からその内部にかけて
は、選択的にＰ領域７０６および７０９が形成され、Ｐ
領域７０６の表面からその内部にかけては、選択的にＮ
+領域７０７が形成されている。また、Ｐ領域７０９に
隣接してＰ+領域７１０が形成され、Ｐ領域７０９およ
びＰ+領域７１０の表面からその内部にかけては、両領
域に渡ってＮ+領域７０８が選択的に形成されている。
は、選択的にＰ領域７０６および７０９が形成され、Ｐ
領域７０６の表面からその内部にかけては、選択的にＮ
+領域７０７が形成されている。また、Ｐ領域７０９に
隣接してＰ+領域７１０が形成され、Ｐ領域７０９およ
びＰ+領域７１０の表面からその内部にかけては、両領
域に渡ってＮ+領域７０８が選択的に形成されている。
【０１２９】そして、Ｎ+領域７０８の一方の端縁部上
およびＰ+領域７１０の上部には上記カソード電極７１
３が形成され、Ｎ+領域７０８の他方の端縁部上から、
Ｐ領域７０９、Ｎ-層７０５、Ｐ領域７０６、Ｎ+領域７
０７の端縁部上にかけて上記ゲート絶縁膜７１１を挟ん
でゲート電極７１１が形成されている。
およびＰ+領域７１０の上部には上記カソード電極７１
３が形成され、Ｎ+領域７０８の他方の端縁部上から、
Ｐ領域７０９、Ｎ-層７０５、Ｐ領域７０６、Ｎ+領域７
０７の端縁部上にかけて上記ゲート絶縁膜７１１を挟ん
でゲート電極７１１が形成されている。
【０１３０】ここで、ゲッタリング層７０２は、実施の
形態１〜４において説明したダメージ層あるいはポリシ
リコン層で構成され、ＥＳＴ７００の製造過程、例え
ば、Ｐ+層７０３、Ｎ+バッファ層７０４、Ｐ領域７０６
および７０９、Ｎ+領域７０７、Ｎ+領域７０８、Ｐ+領
域７１０の形成工程で導入された重金属不純物をゲッタ
リングすることができる。
形態１〜４において説明したダメージ層あるいはポリシ
リコン層で構成され、ＥＳＴ７００の製造過程、例え
ば、Ｐ+層７０３、Ｎ+バッファ層７０４、Ｐ領域７０６
および７０９、Ｎ+領域７０７、Ｎ+領域７０８、Ｐ+領
域７１０の形成工程で導入された重金属不純物をゲッタ
リングすることができる。
【０１３１】また、ゲッタリング層７０２の外側主面上
にアノード電極７０１を形成していることによりアノー
ド電極７０１とゲッタリング層７０２との接触抵抗を低
減することができる。
にアノード電極７０１を形成していることによりアノー
ド電極７０１とゲッタリング層７０２との接触抵抗を低
減することができる。
【０１３２】なお、ゲッタリング層５０２、６０２、７
０２は実施の形態１〜４において説明した、ダメージ層
やポリシリコン層に該当する。
０２は実施の形態１〜４において説明した、ダメージ層
やポリシリコン層に該当する。
【０１３３】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、ゲッタリング層を備えるので、例えば、第２
導電型の第２の半導体層を形成する際に不可避的に含ま
れることになる金属不純物がゲッタリング層に偏析する
ので、製造過程における金属不純物の増加を防止でき、
第１の半導体層におけるキャリアのライフタイムを長く
して電気抵抗を低減し、オン電圧を低減することが可能
となる。また、第１の主電極が、少なくともゲッタリン
グ層上に形成されているので、ゲッタリング層を、その
表面が粗くなるように形成することで、第１の主電極と
の接触面積が増加し、接触抵抗が低減してオン電圧を低
減することができ、金属不純物のゲッタリングによるオ
ン電圧の低減の効果と相俟って、半導体装置のオン電圧
をより低くすることができる。
によれば、ゲッタリング層を備えるので、例えば、第２
導電型の第２の半導体層を形成する際に不可避的に含ま
れることになる金属不純物がゲッタリング層に偏析する
ので、製造過程における金属不純物の増加を防止でき、
第１の半導体層におけるキャリアのライフタイムを長く
して電気抵抗を低減し、オン電圧を低減することが可能
となる。また、第１の主電極が、少なくともゲッタリン
グ層上に形成されているので、ゲッタリング層を、その
表面が粗くなるように形成することで、第１の主電極と
の接触面積が増加し、接触抵抗が低減してオン電圧を低
減することができ、金属不純物のゲッタリングによるオ
ン電圧の低減の効果と相俟って、半導体装置のオン電圧
をより低くすることができる。
【０１３４】本発明に係る請求項２記載の半導体装置に
よれば、半導体装置のターンオフ時に第２の主電極の側
から伸長してくる空乏層が第２の半導体層に達すること
を防止してパンチスルー現象を防止できる。また、この
構成においても、第３の半導体層を形成する際に不可避
的に含まれることになる金属不純物がゲッタリング層に
偏析するので、製造過程における金属不純物の増加を防
止でき、第１の半導体層におけるキャリアのライフタイ
ムを長くして、電気抵抗を低減し、オン電圧を低減する
ことが可能となる。
よれば、半導体装置のターンオフ時に第２の主電極の側
から伸長してくる空乏層が第２の半導体層に達すること
を防止してパンチスルー現象を防止できる。また、この
構成においても、第３の半導体層を形成する際に不可避
的に含まれることになる金属不純物がゲッタリング層に
偏析するので、製造過程における金属不純物の増加を防
止でき、第１の半導体層におけるキャリアのライフタイ
ムを長くして、電気抵抗を低減し、オン電圧を低減する
ことが可能となる。
【０１３５】本発明に係る請求項３記載の半導体装置に
よれば、ゲッタリング層がダメージ層で構成されている
ので、機械的ダメージを与える方法を工夫することで、
結晶欠陥の大きさや個数の調整が容易にでき、また、そ
の表面の粗さの調整も任意にできるので、第１の主電極
との接触面積を増やして、電気抵抗を低減し、オン電圧
の低減を図ることができる。
よれば、ゲッタリング層がダメージ層で構成されている
ので、機械的ダメージを与える方法を工夫することで、
結晶欠陥の大きさや個数の調整が容易にでき、また、そ
の表面の粗さの調整も任意にできるので、第１の主電極
との接触面積を増やして、電気抵抗を低減し、オン電圧
の低減を図ることができる。
【０１３６】本発明に係る請求項４記載の半導体装置に
よれば、ゲッタリング層がポリシリコン層で構成されて
いるので、ポリシリコン層の表面の凹凸により第１の主
電極との接触面積を増やして、電気抵抗の低減を図るこ
とができる。また、ポリシリコン層の厚さは比較的制御
しやすいので、ポリシリコン層の厚さの違いに起因する
オン電圧のばらつきを防止できる。
よれば、ゲッタリング層がポリシリコン層で構成されて
いるので、ポリシリコン層の表面の凹凸により第１の主
電極との接触面積を増やして、電気抵抗の低減を図るこ
とができる。また、ポリシリコン層の厚さは比較的制御
しやすいので、ポリシリコン層の厚さの違いに起因する
オン電圧のばらつきを防止できる。
【０１３７】本発明に係る請求項５記載の半導体装置に
よれば、ポリシリコン層が選択的に形成されているの
で、ポリシリコン層が全面的に形成された場合に比べ
て、ポリシリコン層上に形成される酸化膜に起因する応
力が緩和され、半導体基板の反りを防止することができ
る。
よれば、ポリシリコン層が選択的に形成されているの
で、ポリシリコン層が全面的に形成された場合に比べ
て、ポリシリコン層上に形成される酸化膜に起因する応
力が緩和され、半導体基板の反りを防止することができ
る。
【０１３８】本発明に係る請求項６記載の半導体装置に
よれば、複数のストライプの配列方向に直交する方向の
半導体基板の端縁部の反りを確実に防止できる。
よれば、複数のストライプの配列方向に直交する方向の
半導体基板の端縁部の反りを確実に防止できる。
【０１３９】本発明に係る請求項７記載の半導体装置に
よれば、半導体基板の端縁部のいずれの部分においても
反りを防止できる。
よれば、半導体基板の端縁部のいずれの部分においても
反りを防止できる。
【０１４０】本発明に係る請求項８記載の半導体装置の
製造方法によれば、請求項１記載の半導体装置に適した
製造方法が得られる。また、ゲッタリング層の形成後に
第２の半導体層を形成するので、第２の半導体層の形成
に際して、不可避的に半導体基体に含まれることになる
金属不純物を、熱拡散工程の際の加熱によりゲッタリン
グ層に偏析させることができる。
製造方法によれば、請求項１記載の半導体装置に適した
製造方法が得られる。また、ゲッタリング層の形成後に
第２の半導体層を形成するので、第２の半導体層の形成
に際して、不可避的に半導体基体に含まれることになる
金属不純物を、熱拡散工程の際の加熱によりゲッタリン
グ層に偏析させることができる。
【０１４１】本発明に係る請求項９記載の半導体装置の
製造方法によれば、請求項２記載の半導体装置に適した
製造方法が得られる。また、ゲッタリング層の形成後に
第３の半導体層を形成するので、第３の半導体層の形成
に際して、不可避的に半導体基体に含まれることになる
金属不純物を、熱拡散工程の際の加熱によりゲッタリン
グ層に偏析させることができる。
製造方法によれば、請求項２記載の半導体装置に適した
製造方法が得られる。また、ゲッタリング層の形成後に
第３の半導体層を形成するので、第３の半導体層の形成
に際して、不可避的に半導体基体に含まれることになる
金属不純物を、熱拡散工程の際の加熱によりゲッタリン
グ層に偏析させることができる。
【０１４２】本発明に係る請求項１０記載の半導体装置
の製造方法によれば、ゲッタリング層を比較的容易に形
成することができ、サンドブラストの研磨材の粒径を調
整することで、結晶欠陥の大きさや個数の調整が容易に
でき、また、その表面の粗さの調整も任意にできる。
の製造方法によれば、ゲッタリング層を比較的容易に形
成することができ、サンドブラストの研磨材の粒径を調
整することで、結晶欠陥の大きさや個数の調整が容易に
でき、また、その表面の粗さの調整も任意にできる。
【０１４３】本発明に係る請求項１１記載の半導体装置
の製造方法によれば、ポリシリコン層の厚さは比較的制
御がしやすいので、半導体装置間でポリシリコン層の厚
さがばらつくことが防止され、厚さの違いに起因するオ
ン電圧のばらつきを防止できる。
の製造方法によれば、ポリシリコン層の厚さは比較的制
御がしやすいので、半導体装置間でポリシリコン層の厚
さがばらつくことが防止され、厚さの違いに起因するオ
ン電圧のばらつきを防止できる。
【０１４４】本発明に係る請求項１２記載の半導体装置
の製造方法によれば、ポリシリコン層を選択的に形成す
ることが容易にでき、ポリシリコン層が全面的に形成さ
れた場合に比べて、ポリシリコン層上に形成される酸化
膜に起因する応力が緩和され、半導体基板の反りを防止
することができる。
の製造方法によれば、ポリシリコン層を選択的に形成す
ることが容易にでき、ポリシリコン層が全面的に形成さ
れた場合に比べて、ポリシリコン層上に形成される酸化
膜に起因する応力が緩和され、半導体基板の反りを防止
することができる。
【０１４５】本発明に係る請求項１３記載の半導体装置
によれば、半導体基体の一方の主面にゲッタリング層を
備えるので、例えば、第２導電型の第１の半導体層を第
１導電型の半導体基板内に形成する際に不可避的に半導
体基体に含まれることになる金属不純物がゲッタリング
層に偏析するので、半導体基体内の金属不純物の増加を
防止でき、第１導電型の半導体基板部分におけるキャリ
アのライフタイムを長くして電気抵抗を低減し、オン電
圧を低減することが可能となる。また、第１の主電極
が、少なくともゲッタリング層上に形成されているの
で、ゲッタリング層を、その表面が粗くなるように形成
することで、第１の主電極との接触面積が増加し、接触
抵抗が低減してオン電圧を低減することができ、金属不
純物のゲッタリングによるオン電圧の低減の効果と相俟
って、半導体装置のオン電圧をより低くすることができ
る。
によれば、半導体基体の一方の主面にゲッタリング層を
備えるので、例えば、第２導電型の第１の半導体層を第
１導電型の半導体基板内に形成する際に不可避的に半導
体基体に含まれることになる金属不純物がゲッタリング
層に偏析するので、半導体基体内の金属不純物の増加を
防止でき、第１導電型の半導体基板部分におけるキャリ
アのライフタイムを長くして電気抵抗を低減し、オン電
圧を低減することが可能となる。また、第１の主電極
が、少なくともゲッタリング層上に形成されているの
で、ゲッタリング層を、その表面が粗くなるように形成
することで、第１の主電極との接触面積が増加し、接触
抵抗が低減してオン電圧を低減することができ、金属不
純物のゲッタリングによるオン電圧の低減の効果と相俟
って、半導体装置のオン電圧をより低くすることができ
る。
【０１４６】本発明に係る請求項１４記載の半導体装置
によれば、半導体装置のターンオフ時に第２の主電極の
側から伸長してくる空乏層が第１の半導体層に達するこ
とを防止してパンチスルー現象を防止できる。この構成
においても、第１導電型の第２の半導体層を第１導電型
の半導体基板内に形成する際に不可避的に半導体基体に
含まれることになる金属不純物がゲッタリング層に偏析
するので、半導体基体内の金属不純物の増加を防止で
き、第１導電型の半導体基板部分におけるキャリアのラ
イフタイムを長くして、電気抵抗を低減し、オン電圧を
低減することが可能となる。
によれば、半導体装置のターンオフ時に第２の主電極の
側から伸長してくる空乏層が第１の半導体層に達するこ
とを防止してパンチスルー現象を防止できる。この構成
においても、第１導電型の第２の半導体層を第１導電型
の半導体基板内に形成する際に不可避的に半導体基体に
含まれることになる金属不純物がゲッタリング層に偏析
するので、半導体基体内の金属不純物の増加を防止で
き、第１導電型の半導体基板部分におけるキャリアのラ
イフタイムを長くして、電気抵抗を低減し、オン電圧を
低減することが可能となる。
【図１】 本発明に係る実施の形態１の半導体装置の構
成を示す断面図である。
成を示す断面図である。
【図２】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。
造工程を説明する断面図である。
【図３】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。
造工程を説明する断面図である。
【図４】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。
造工程を説明する断面図である。
【図５】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。
造工程を説明する断面図である。
【図６】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。
造工程を説明する断面図である。
【図７】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。
造工程を説明する断面図である。
【図８】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する断面図である。
造工程を説明する断面図である。
【図９】 ＭＯＳ領域の構成の一例を示す図である。
【図１０】 ＭＯＳ領域の構成の一例を示す図である。
【図１１】 ダメージ層における電極との接触抵抗を説
明する図である。
明する図である。
【図１２】 本発明に係る実施の形態２の半導体装置の
構成を示す断面図である。
構成を示す断面図である。
【図１３】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図１４】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図１５】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図１６】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図１７】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図１８】 本発明に係る実施の形態３の半導体装置の
構成を示す断面図である。
構成を示す断面図である。
【図１９】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図２０】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図２１】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図２２】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図２３】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図２４】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図２５】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図２６】 ポリシリコン層の厚みとオン電圧の関係を
説明する図である。
説明する図である。
【図２７】 ポリシリコン層の厚みとオン電圧の関係を
説明する図である。
説明する図である。
【図２８】 本発明に係る実施の形態３の半導体装置の
変形例の構成を示す断面図である。
変形例の構成を示す断面図である。
【図２９】 本発明に係る実施の形態３の半導体装置の
変形例の製造工程を説明する断面図である。
変形例の製造工程を説明する断面図である。
【図３０】 ポリシリコン層の平面視形状の一例を示す
図である。
図である。
【図３１】 ポリシリコン層の平面視形状の一例を示す
図である。
図である。
【図３２】 本発明に係る実施の形態４の半導体装置の
構成を示す断面図である。
構成を示す断面図である。
【図３３】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図３４】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図３５】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図３６】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図３７】 本発明に係る実施の形態４の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【図３８】 本発明に係る実施の形態４の半導体装置の
変形例の構成を示す断面図である。
変形例の構成を示す断面図である。
【図３９】 本発明に係る実施の形態４の半導体装置の
変形例の製造工程を説明する断面図である。
変形例の製造工程を説明する断面図である。
【図４０】 本発明に係る実施の形態５の半導体装置の
構成を示す断面図である。
構成を示す断面図である。
【図４１】 本発明に係る実施の形態５の半導体装置の
構成を示す断面図である。
構成を示す断面図である。
【図４２】 本発明に係る実施の形態５の半導体装置の
構成を示す断面図である。
構成を示す断面図である。
【図４３】 従来の半導体装置の構成を示す断面図であ
る。
る。
１０２，２０２ ダメージ層、３０２，３０２Ａ，４０
２，４０２Ａ ポリシリコン層、５０２，６０２，７０
２ ゲッタリング層。
２，４０２Ａ ポリシリコン層、５０２，６０２，７０
２ ゲッタリング層。
Claims (14)
- 【請求項１】 第１導電型の第１の半導体層と、 前記第１の半導体層の第１の主面と界面をなすように設
けられた比較的高濃度の第２導電型の第２の半導体層
と、 前記第２の半導体層の前記第１の半導体層との界面とは
反対側の第１の主面と界面をなすように設けられ、金属
不純物を偏析させるゲッタリング層と、 少なくとも前記ゲッタリング層の前記第２の半導体層と
の界面とは反対側の第１の主面上に接するように設けら
れた第１の主電極と、 前記第１の半導体層の前記第１の主面とは反対側の第２
の主面上に設けられた第２の主電極とを備える半導体装
置。 - 【請求項２】 前記第１の半導体層は、その内部に、前
記第２の半導体層と界面をなすように設けられた比較的
高濃度の第１導電型の第３の半導体層を備える請求項１
記載の半導体装置。 - 【請求項３】 前記ゲッタリング層は、機械的ダメージ
により生じた結晶欠陥を有するダメージ層である、請求
項１または請求項２記載の半導体装置。 - 【請求項４】 前記ゲッタリング層は、結晶欠陥を有す
るポリシリコン層である、請求項１または請求項２記載
の半導体装置。 - 【請求項５】 前記ポリシリコン層は、前記第２の半導
体層の前記第１の主面上に選択的に形成され、前記第１
の主電極は、前記第２の半導体層にも接するように形成
される請求項４記載の半導体装置。 - 【請求項６】 前記ゲッタリング層の平面視形状は、複
数のストライプが間隔を開けて配列された形状である請
求項５記載の半導体装置。 - 【請求項７】 前記ゲッタリング層の平面視形状は、複
数の島状領域が間隔を開けて配列された形状である請求
項５記載の半導体装置。 - 【請求項８】 (ａ)第１導電型の半導体基板の第１の主
面上に、金属不純物を偏析させるゲッタリング層を形成
する工程と、 (ｂ)前記半導体基板内に、前記ゲッタリング層を介して
第２導電型の不純物を導入し、熱拡散により該不純物を
第１の深さに比較的高濃度に拡散し、前記第２導電型の
不純物が及ばない領域を第１導電型の第１の半導体層と
し、前記第２導電型の不純物が拡散した領域を前記ゲッ
タリング層と界面をなす第２の半導体層とする工程と、 (ｃ)少なくとも前記ゲッタリング層の前記第２の半導体
層との界面とは反対側の第１の主面上に接するように第
１の主電極を形成する工程と、 (ｄ)前記半導体基板の前記第１の主面とは反対側の第２
の主面上に接するように第２の主電極を形成する工程と
を備える半導体装置の製造方法。 - 【請求項９】 前記工程(ｂ)に先だって、 前記半導体基板内に、前記ゲッタリング層を介して第１
導電型の不純物を導入し、熱拡散により該不純物を前記
第１の深さよりも深い第２の深さに拡散し、比較的高濃
度の第３の半導体層を形成する工程をさらに備える請求
項８記載の半導体装置の製造方法。 - 【請求項１０】 前記工程(ａ)は、 前記半導体基板の第１の主面にサンドブラスト処理を施
すことで機械的ダメージを与え、結晶欠陥を発生させる
工程を備える、請求項８記載の半導体装置の製造方法。 - 【請求項１１】 前記工程(ａ)は、前記半導体基板の一
方の主面上にポリシリコン層をＣＶＤ法により形成する
工程を備える、請求項８記載の半導体装置の製造方法。 - 【請求項１２】 前記ポリシリコン層を形成する工程
は、前記半導体基板の第１の主面に全面に渡って前記ポ
リシリコン層を形成した後、写真製版によりパターニン
グを行って、前記ポリシリコン層を選択的に除去する工
程を含む、請求項１１記載の半導体装置の製造方法。 - 【請求項１３】 第１導電型の半導体基板に基づいて形
成され、複数の半導体層を有する半導体基体と、 前記半導体基体の第１の主面上に形成された第１の主電
極と、 前記半導体基体の前記第１の主面とは反対側の第２の主
面上に設けられた第２の主電極とを備え、前記第１およ
び第２の主電極間に主電流が流れる半導体装置であっ
て、 前記半導体基体の前記第１の主面は、金属不純物を偏析
させるゲッタリング層の主面であって、 前記半導体基体は、前記ゲッタリング層と界面をなすよ
うに設けられた比較的高濃度の第２導電型の第１の半導
体層を備え、 前記第１の主電極は、少なくとも前記ゲッタリング層上
に形成されることを特徴とする半導体装置。 - 【請求項１４】 前記半導体基体は、 前記第１の半導体層の、前記ゲッタリング層との界面と
は反対側の主面と界面をなすように設けられた比較的高
濃度の第１導電型の第２の半導体層を備える請求項１３
記載の半導体装置。
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