JPH0582526A - 半導体基板 - Google Patents
半導体基板Info
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- JPH0582526A JPH0582526A JP23853691A JP23853691A JPH0582526A JP H0582526 A JPH0582526 A JP H0582526A JP 23853691 A JP23853691 A JP 23853691A JP 23853691 A JP23853691 A JP 23853691A JP H0582526 A JPH0582526 A JP H0582526A
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- polycrystalline silicon
- silicon
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- semiconductor substrate
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Abstract
(57)【要約】
【目的】塑性変形が少なく、かつ、持続力の長いＥＧ効
果を有する半導体基板を提供する。 【構成】ｐ型シリコン基板５の裏面には、断面形状が正
方形の凹部が選択的に形成され、凹部には多結晶シリコ
ン４が埋め込こまれており、裏面はこれによるＥＧを予
め有している。さらに、半導体回路素子の作成過程にお
いて、ｐ型シリコン基板５に対する裏面燐拡散が行なわ
れ、裏面に結晶欠陥１０が発生し、これによる新たなＥ
Ｇが導入される。
果を有する半導体基板を提供する。 【構成】ｐ型シリコン基板５の裏面には、断面形状が正
方形の凹部が選択的に形成され、凹部には多結晶シリコ
ン４が埋め込こまれており、裏面はこれによるＥＧを予
め有している。さらに、半導体回路素子の作成過程にお
いて、ｐ型シリコン基板５に対する裏面燐拡散が行なわ
れ、裏面に結晶欠陥１０が発生し、これによる新たなＥ
Ｇが導入される。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板に関し、特に
半導体回路素子の劣化の原因である汚染物質を捕獲する
エクストリンシックゲッタリング（ＥＧ）能力を強化し
た半導体基板に関する。
半導体回路素子の劣化の原因である汚染物質を捕獲する
エクストリンシックゲッタリング（ＥＧ）能力を強化し
た半導体基板に関する。
【０００２】
【従来の技術】従来の半導体基板では、半導体基板の裏
面にシリコン酸化物や酸化アルミニウムの細粒を吹きつ
けたり，レーザを照射したり，あるいはイオン注入など
によって結晶欠陥を導入している。重金属等の汚染物質
は、熱処理を施すと、これらの結晶欠陥に捕獲される。
これをＥＧ効果と言うが、半導体基板のＥＧ能力は基板
裏面の結晶欠陥が多いほど高いと言える。
面にシリコン酸化物や酸化アルミニウムの細粒を吹きつ
けたり，レーザを照射したり，あるいはイオン注入など
によって結晶欠陥を導入している。重金属等の汚染物質
は、熱処理を施すと、これらの結晶欠陥に捕獲される。
これをＥＧ効果と言うが、半導体基板のＥＧ能力は基板
裏面の結晶欠陥が多いほど高いと言える。
【０００３】また、図４に示すように、裏面に多結晶シ
リコン４を堆積して表面を鏡面に仕上げたｐ型シリコン
基板５では、基板５の単結晶シリコンと多結晶シリコン
４との界面の歪，または多結晶シリコン４の粒塊同士の
歪を利用して、多結晶シリコン４に重金属等をゲッタリ
ングさせる。
リコン４を堆積して表面を鏡面に仕上げたｐ型シリコン
基板５では、基板５の単結晶シリコンと多結晶シリコン
４との界面の歪，または多結晶シリコン４の粒塊同士の
歪を利用して、多結晶シリコン４に重金属等をゲッタリ
ングさせる。
【０００４】図５，および図６を参照して、図４に示し
たシリコン基板５を用いた従来のＭＯＳＦＥＴの形成方
法を説明する。
たシリコン基板５を用いた従来のＭＯＳＦＥＴの形成方
法を説明する。
【０００５】第１の方法は以下のとうりである。ｐ型シ
リコン基板５表面に、ｐ+ 型不純物層６，シリコン酸化
膜７からなる素子分離領域を形成し、ゲート酸化膜８を
形成する。その後、酸化膜７，８の表面を覆う多結晶シ
リコン膜９を形成する〔図５（ａ）〕。次に、多結晶シ
リコン膜９はゲート電極として用いるため、燐拡散を施
す。この際、基板５裏面には多結晶シリコン４が存在す
るため、基板５裏面への燐の過剰拡散は起らず、結晶欠
陥は発生しない。続いて、多結晶シリコン膜９をエッチ
ング加工して多結晶シリコンゲート電極１１を形成し、
さらに保護シリコン酸化膜１２，ｎ+ ソース領域１３，
ｎ+ ドレイン領域１４，絶縁膜１５，およびアルミ配線
１６を形成し、ＭＯＳＦＥＴを作成する〔図５
（ｂ）〕。
リコン基板５表面に、ｐ+ 型不純物層６，シリコン酸化
膜７からなる素子分離領域を形成し、ゲート酸化膜８を
形成する。その後、酸化膜７，８の表面を覆う多結晶シ
リコン膜９を形成する〔図５（ａ）〕。次に、多結晶シ
リコン膜９はゲート電極として用いるため、燐拡散を施
す。この際、基板５裏面には多結晶シリコン４が存在す
るため、基板５裏面への燐の過剰拡散は起らず、結晶欠
陥は発生しない。続いて、多結晶シリコン膜９をエッチ
ング加工して多結晶シリコンゲート電極１１を形成し、
さらに保護シリコン酸化膜１２，ｎ+ ソース領域１３，
ｎ+ ドレイン領域１４，絶縁膜１５，およびアルミ配線
１６を形成し、ＭＯＳＦＥＴを作成する〔図５
（ｂ）〕。
【０００６】第２の方法を以下に示す。図５（ａ）の形
状まで第１の方法と同一であり、その後、裏面の多結晶
シリコン４をエッチング除去し、燐拡散を行なう。この
場合、シリコン基板５裏面には燐が過剰拡散され、結晶
欠陥１０が発生する〔図６（ａ）〕。続いて、第１の方
法と同様に、多結晶シリコン膜９をエッチング加工して
多結晶シリコンゲート電極１１を形成し、さらに保護シ
リコン酸化膜１２，ｎ+ ソース領域１３，ｎ+ ドレイン
領域１４，絶縁膜１５，およびアルミ配線１６を形成
し、ＭＯＳＦＥＴを作成する〔図６（ｂ）〕。
状まで第１の方法と同一であり、その後、裏面の多結晶
シリコン４をエッチング除去し、燐拡散を行なう。この
場合、シリコン基板５裏面には燐が過剰拡散され、結晶
欠陥１０が発生する〔図６（ａ）〕。続いて、第１の方
法と同様に、多結晶シリコン膜９をエッチング加工して
多結晶シリコンゲート電極１１を形成し、さらに保護シ
リコン酸化膜１２，ｎ+ ソース領域１３，ｎ+ ドレイン
領域１４，絶縁膜１５，およびアルミ配線１６を形成
し、ＭＯＳＦＥＴを作成する〔図６（ｂ）〕。
【０００７】
【発明が解決しようとする課題】従来のように半導体回
路素子の形成工程前に、裏面に結晶欠陥を導入してＥＧ
を働かせる半導体基板では、半導体回路素子の製造工程
において複数回の熱処理を経ると、裏面の結晶欠陥が減
少し、ＥＧ能力が低下していくという問題点がある。こ
の場合、裏面燐ゲッターを半導体回路素子の形成途中で
行ない、ＥＧ能力の補強，回復をはかることができる。
このような２種類のＥＧの併用によって、欠点を補うこ
とができる。しかしながらこのような半導体基板では、
裏面の結晶欠陥が表面に伝播し、回路素子特性を劣化さ
せる転位やスリップが発生しやすく、これに伴ない半導
体基板の塑性変形が生じやすいという別の欠点がある。
路素子の形成工程前に、裏面に結晶欠陥を導入してＥＧ
を働かせる半導体基板では、半導体回路素子の製造工程
において複数回の熱処理を経ると、裏面の結晶欠陥が減
少し、ＥＧ能力が低下していくという問題点がある。こ
の場合、裏面燐ゲッターを半導体回路素子の形成途中で
行ない、ＥＧ能力の補強，回復をはかることができる。
このような２種類のＥＧの併用によって、欠点を補うこ
とができる。しかしながらこのような半導体基板では、
裏面の結晶欠陥が表面に伝播し、回路素子特性を劣化さ
せる転位やスリップが発生しやすく、これに伴ない半導
体基板の塑性変形が生じやすいという別の欠点がある。
【０００８】一方、裏面に多結晶シリコンを堆積した半
導体基板では、裏面から表面にまで伸びる転位の発生な
どは抑えられるが、熱処理を加えると多結晶シリコンの
粒塊が成長して粒塊同士の界面の面積が減少してＥＧ能
力が低下したり、熱酸化処理の繰り返しで多結晶シリコ
ンが消滅してしまうためＥＧ能力が消滅したりする。裏
面燐ゲッターによってＥＧ能力を更に加えるのは、多結
晶シリコンによるＥＧ能力が完全に消滅してからでなけ
ればできず、裏面に多結晶シリコンが残留するうちは、
ＥＧ能力を裏面燐ゲッターにより補強できないという問
題点がある。また、裏面に堆積する多結晶シリコンが厚
くなると、半導体基板の反りが大きくなり、基板中央部
に転位発生し、塑性変形を生じるという問題点もある。
導体基板では、裏面から表面にまで伸びる転位の発生な
どは抑えられるが、熱処理を加えると多結晶シリコンの
粒塊が成長して粒塊同士の界面の面積が減少してＥＧ能
力が低下したり、熱酸化処理の繰り返しで多結晶シリコ
ンが消滅してしまうためＥＧ能力が消滅したりする。裏
面燐ゲッターによってＥＧ能力を更に加えるのは、多結
晶シリコンによるＥＧ能力が完全に消滅してからでなけ
ればできず、裏面に多結晶シリコンが残留するうちは、
ＥＧ能力を裏面燐ゲッターにより補強できないという問
題点がある。また、裏面に堆積する多結晶シリコンが厚
くなると、半導体基板の反りが大きくなり、基板中央部
に転位発生し、塑性変形を生じるという問題点もある。
【０００９】
【課題を解決するための手段】本発明の半導体基板は、
シリコン単結晶による半導体基板において、裏面に形成
された正四角柱状，あるいは円柱状の凹部に多結晶シリ
コンが埋め込まれ、これと対峙する表面は鏡面状になっ
ている。
シリコン単結晶による半導体基板において、裏面に形成
された正四角柱状，あるいは円柱状の凹部に多結晶シリ
コンが埋め込まれ、これと対峙する表面は鏡面状になっ
ている。
【００１０】
【作用】シリコン基板の裏面に多結晶シリコンを柱状に
埋め込み、裏面の一部はシリコン基板が露出しているの
で、多結晶シリコンによるＥＧを働かせながら、裏面燐
ゲッターによってシリコン基板にＥＧ能力を付与するこ
とができる。加えて、裏面の多結晶シリコンの厚さが増
大しても、それによる応力は分散されるので、基板の反
りを抑制することができる。
埋め込み、裏面の一部はシリコン基板が露出しているの
で、多結晶シリコンによるＥＧを働かせながら、裏面燐
ゲッターによってシリコン基板にＥＧ能力を付与するこ
とができる。加えて、裏面の多結晶シリコンの厚さが増
大しても、それによる応力は分散されるので、基板の反
りを抑制することができる。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を説明するための図で
あり、分図（ａ），（ｂ），（ｄ），（ｅ），および
（ｆ）は工程順の断面図であり、分図（ｃ）は分図
（ｂ）での裏面の平面図である。
る。図１は本発明の第１の実施例を説明するための図で
あり、分図（ａ），（ｂ），（ｄ），（ｅ），および
（ｆ）は工程順の断面図であり、分図（ｃ）は分図
（ｂ）での裏面の平面図である。
【００１２】シリコン単結晶インゴットから切り出し、
切断面を研磨し、さらに弗酸：硝酸＝１：１の混酸でエ
ッチングすることにより、粗研磨済みのシリコン基板１
が得られる。これの片面（裏面）にＣＶＤ法により膜厚
約１００ｎｍのシリコン酸化膜２を成長させる〔図１
（ａ）〕。次に、フォトリソグラフィ技術により、シリ
コン基板１の外縁より１０ｍｍ内側に、各々の縦横の間
隔５ｍｍの格子状に配列された一辺３ｍｍの正方形パタ
ーンを有するフオトレジスト膜（図示せず）を形成す
る。この正方形パターン内のシリコン酸化膜２，シリコ
ン基板１をドライエッチングして、深さ３μｍの凹部３
を形成する〔図１（ｂ），（ｃ）〕。次に、裏面に多結
晶シリコン４を、ＣＶＤ法により膜厚約１０μｍ成長さ
せる〔図１（ｄ）〕。この後、シリコン酸化膜４が露出
するまで多結晶シリコン４を研磨する〔図１（ｅ）〕。
最後に、シリコン酸化膜２をエッチング除去し、裏面の
シリコン基板１面に概略一致するまで再び多結晶シリコ
ン４を研磨し、表面を鏡面研磨する〔図１（ｆ）〕。
切断面を研磨し、さらに弗酸：硝酸＝１：１の混酸でエ
ッチングすることにより、粗研磨済みのシリコン基板１
が得られる。これの片面（裏面）にＣＶＤ法により膜厚
約１００ｎｍのシリコン酸化膜２を成長させる〔図１
（ａ）〕。次に、フォトリソグラフィ技術により、シリ
コン基板１の外縁より１０ｍｍ内側に、各々の縦横の間
隔５ｍｍの格子状に配列された一辺３ｍｍの正方形パタ
ーンを有するフオトレジスト膜（図示せず）を形成す
る。この正方形パターン内のシリコン酸化膜２，シリコ
ン基板１をドライエッチングして、深さ３μｍの凹部３
を形成する〔図１（ｂ），（ｃ）〕。次に、裏面に多結
晶シリコン４を、ＣＶＤ法により膜厚約１０μｍ成長さ
せる〔図１（ｄ）〕。この後、シリコン酸化膜４が露出
するまで多結晶シリコン４を研磨する〔図１（ｅ）〕。
最後に、シリコン酸化膜２をエッチング除去し、裏面の
シリコン基板１面に概略一致するまで再び多結晶シリコ
ン４を研磨し、表面を鏡面研磨する〔図１（ｆ）〕。
【００１３】本実施例を面方位（１００）のｐ型シリコ
ン基板５に適用し、ＭＯＳＦＥＴを作成した。図２はこ
の適用例の工程順の断面図である。
ン基板５に適用し、ＭＯＳＦＥＴを作成した。図２はこ
の適用例の工程順の断面図である。
【００１４】正方形パターンの凹部に多結晶シリコン４
が埋め込まれたｐ型シリコン基板５〔図２（ａ）〕表面
に、ｐ+ 型不純物層６，シリコン酸化膜７からなる素子
分離領域を形成し、ゲート酸化膜８を形成する〔図２
（ｂ）〕。その後、酸化膜７，８の表面を覆う多結晶シ
リコン膜９を形成する。次に、多結晶シリコン膜９をゲ
ート電極として用いるため、９００℃，３０分の燐拡散
を施す。このとき、基板５裏面には多結晶シリコン４が
埋め込まれた部分を除く部分にシリコン単結晶が露出し
ているため、基板５裏面におけるこの部分への燐の過剰
拡散が生じ、結晶欠陥１０が導入される〔図２
（ｃ）〕。すなわち、基板５裏面では多結晶シリコン４
と燐拡散とによるゲッタリング効果を同時に得ることが
できることになる。続いて、多結晶シリコン膜９をエッ
チング加工して多結晶シリコンゲート電極１１を形成
し、さらに保護シリコン酸化膜１２，ｎ+ ソース領域１
３，ｎ+ ドレイン領域１４，絶縁膜１５，およびアルミ
配線１６を形成し、ＭＯＳＦＥＴを作成する〔図２
（ｄ）〕。
が埋め込まれたｐ型シリコン基板５〔図２（ａ）〕表面
に、ｐ+ 型不純物層６，シリコン酸化膜７からなる素子
分離領域を形成し、ゲート酸化膜８を形成する〔図２
（ｂ）〕。その後、酸化膜７，８の表面を覆う多結晶シ
リコン膜９を形成する。次に、多結晶シリコン膜９をゲ
ート電極として用いるため、９００℃，３０分の燐拡散
を施す。このとき、基板５裏面には多結晶シリコン４が
埋め込まれた部分を除く部分にシリコン単結晶が露出し
ているため、基板５裏面におけるこの部分への燐の過剰
拡散が生じ、結晶欠陥１０が導入される〔図２
（ｃ）〕。すなわち、基板５裏面では多結晶シリコン４
と燐拡散とによるゲッタリング効果を同時に得ることが
できることになる。続いて、多結晶シリコン膜９をエッ
チング加工して多結晶シリコンゲート電極１１を形成
し、さらに保護シリコン酸化膜１２，ｎ+ ソース領域１
３，ｎ+ ドレイン領域１４，絶縁膜１５，およびアルミ
配線１６を形成し、ＭＯＳＦＥＴを作成する〔図２
（ｄ）〕。
【００１５】ｐ型シリコン基板に従来構造のＥＧを形成
して作成したＭＯＳＦＥＴ（図５参照）では、シリコン
基板５とｎ+ ドレイン領域１４との間のｐ−ｎ+ 接合に
おける逆バイアスリーク電流は約１０-11 Ａ／ｍｍ2 で
あった。それに対して、図２に示したＭＯＳＦＥＴで
は、シリコン基板５とｎ+ ドレイン領域１４との間のｐ
−ｎ+ 接合における逆バイアスリーク電流は約１０-13
Ａ／ｍｍ2 であり、本実施例により大幅なリーク電流の
低減が可能となった。
して作成したＭＯＳＦＥＴ（図５参照）では、シリコン
基板５とｎ+ ドレイン領域１４との間のｐ−ｎ+ 接合に
おける逆バイアスリーク電流は約１０-11 Ａ／ｍｍ2 で
あった。それに対して、図２に示したＭＯＳＦＥＴで
は、シリコン基板５とｎ+ ドレイン領域１４との間のｐ
−ｎ+ 接合における逆バイアスリーク電流は約１０-13
Ａ／ｍｍ2 であり、本実施例により大幅なリーク電流の
低減が可能となった。
【００１６】図３は本発明の第２の実施例を説明するた
めの図であり、分図（ａ），（ｂ），（ｄ），（ｅ），
および（ｆ）は工程順の断面図であり、分図（ｃ）は分
図（ｂ）での裏面の平面図である。
めの図であり、分図（ａ），（ｂ），（ｄ），（ｅ），
および（ｆ）は工程順の断面図であり、分図（ｃ）は分
図（ｂ）での裏面の平面図である。
【００１７】直径１５０ｍｍの粗研磨済みのシリコン基
板１の裏面に、１０ｍｏｌ％の濃度の燐を含む膜厚２０
０ｎｍのＰＳＧ膜１７を成長させる〔図３（ａ）〕。次
に、フォトリソグラフィ技術により、シリコン基板１の
外縁より１０ｍｍ内側に、各々の隣接パターンの間隔１
０ｍｍが規則的に配列された直径５ｍｍφの円形パター
ンを有するフオトレジスト膜（図示せず）を形成する。
この円形パターン内のＰＳＧ膜１７，シリコン基板１を
ドライエッチングして、深さ３μｍの凹部１８を形成す
る〔図３（ｂ），（ｃ）〕。次に、裏面に多結晶シリコ
ン４を、ＣＶＤ法により膜厚約１５μｍ成長させる〔図
３（ｄ）〕。この後、窒素雰囲気中で１２００℃−２時
間，７００℃−１０時間，１１００℃−２時間の熱処理
を施す。これらの熱処理により、ＰＳＧ膜１７からの燐
拡散による結晶欠陥１０がシリコン基板５裏面近傍に導
入され、微小な結晶欠陥１９がシリコン基板５の内部に
形成される。シリコン基板５表面近傍では、微小な結晶
欠陥１９の原因となる酸素が外方拡散により低減してい
るため、無欠陥である〔図３（ｅ）〕。最後に、ＰＳＧ
膜１７が露出するまで多結晶シリコン４を研磨し、ＰＳ
Ｇ膜１７をエッチング除去し、裏面のシリコン基板１面
に概略一致するまで再び多結晶シリコン４を研磨し、表
面を鏡面研磨する〔図３（ｆ）〕。
板１の裏面に、１０ｍｏｌ％の濃度の燐を含む膜厚２０
０ｎｍのＰＳＧ膜１７を成長させる〔図３（ａ）〕。次
に、フォトリソグラフィ技術により、シリコン基板１の
外縁より１０ｍｍ内側に、各々の隣接パターンの間隔１
０ｍｍが規則的に配列された直径５ｍｍφの円形パター
ンを有するフオトレジスト膜（図示せず）を形成する。
この円形パターン内のＰＳＧ膜１７，シリコン基板１を
ドライエッチングして、深さ３μｍの凹部１８を形成す
る〔図３（ｂ），（ｃ）〕。次に、裏面に多結晶シリコ
ン４を、ＣＶＤ法により膜厚約１５μｍ成長させる〔図
３（ｄ）〕。この後、窒素雰囲気中で１２００℃−２時
間，７００℃−１０時間，１１００℃−２時間の熱処理
を施す。これらの熱処理により、ＰＳＧ膜１７からの燐
拡散による結晶欠陥１０がシリコン基板５裏面近傍に導
入され、微小な結晶欠陥１９がシリコン基板５の内部に
形成される。シリコン基板５表面近傍では、微小な結晶
欠陥１９の原因となる酸素が外方拡散により低減してい
るため、無欠陥である〔図３（ｅ）〕。最後に、ＰＳＧ
膜１７が露出するまで多結晶シリコン４を研磨し、ＰＳ
Ｇ膜１７をエッチング除去し、裏面のシリコン基板１面
に概略一致するまで再び多結晶シリコン４を研磨し、表
面を鏡面研磨する〔図３（ｆ）〕。
【００１８】本実施例によるシリコン基板５では、多結
晶シリコン４によるＥＧに加え、裏面への燐拡散による
結晶欠陥１０が発生し、第１の実施例と同様にＥＧ効果
が強化される。また、裏面に多結晶シリコン４が存在す
ると、基板５内部に発生する結晶欠陥１９は多結晶シリ
コン４が存在する側に偏析する傾向があるので、半導体
回路素子形成面（シリコン基板５表面）近傍の無欠陥層
が厚くなる。結晶欠陥１９もゲッタリング効果を持ち、
半導体回路素子形成領域の汚染不純物を低減する効果を
持つ。
晶シリコン４によるＥＧに加え、裏面への燐拡散による
結晶欠陥１０が発生し、第１の実施例と同様にＥＧ効果
が強化される。また、裏面に多結晶シリコン４が存在す
ると、基板５内部に発生する結晶欠陥１９は多結晶シリ
コン４が存在する側に偏析する傾向があるので、半導体
回路素子形成面（シリコン基板５表面）近傍の無欠陥層
が厚くなる。結晶欠陥１９もゲッタリング効果を持ち、
半導体回路素子形成領域の汚染不純物を低減する効果を
持つ。
【００１９】本実施例を適用したｐ型シリコン基板と、
従来のように裏面に多結晶シリコンを形成してから熱処
理により基板内部に結晶欠格を形成したｐ型シリコン基
板と、を用いてＤＲＡＭを作成し、各々の記憶保持時間
１０秒の良品率を比較した。従来の基板を用いたものの
良品率は９２％であったのに対し、本実施例を適用した
ＤＲＡＭの良品率は９９％であり、本発明の適用により
ＤＲＡＭの記憶保持特性が向上した。
従来のように裏面に多結晶シリコンを形成してから熱処
理により基板内部に結晶欠格を形成したｐ型シリコン基
板と、を用いてＤＲＡＭを作成し、各々の記憶保持時間
１０秒の良品率を比較した。従来の基板を用いたものの
良品率は９２％であったのに対し、本実施例を適用した
ＤＲＡＭの良品率は９９％であり、本発明の適用により
ＤＲＡＭの記憶保持特性が向上した。
【００２０】次に、本発明において、より効果を発揮す
るための凹部の形状，多結晶シリコン等に対する条件に
ついて述べる。
るための凹部の形状，多結晶シリコン等に対する条件に
ついて述べる。
【００２１】多結晶シリコン４の埋め込みパターンは大
きいとシリコン基板の反りが大きくなり、小さいとパタ
ーン形成が難しい。１５０ｍｍ径のシリコン基板に第
１，第２の実施例を適用し、一辺が０．００１ｍｍ〜３
０ｍｍの正方形パターン，直径が０．００１ｍｍ〜３０
ｍｍの円形パターンに多結晶シリコンを３μｍの深さま
で埋め込み、シリコン基板の反りを評価した。一辺が
０．００５ｍｍより小さい正方形パターン，直径が０．
００５ｍｍより小さい円形パターンは、シリコン基板の
平坦度が良くなく、形成できなかった。一辺が１０ｍｍ
より大きい正方形パターン，直径が１０ｍｍより大きい
円形パターンになると、シリコン基板の反りが３０μｍ
となり、半導体回路素子の製造には適さなかった。従っ
て、本発明においては、一辺が０．００５ｍｍ〜１０ｍ
ｍの正方形パターン，直径が０．００５ｍｍ〜１０ｍｍ
の円形パターンを有する柱状の凹部を使用することが好
ましい。
きいとシリコン基板の反りが大きくなり、小さいとパタ
ーン形成が難しい。１５０ｍｍ径のシリコン基板に第
１，第２の実施例を適用し、一辺が０．００１ｍｍ〜３
０ｍｍの正方形パターン，直径が０．００１ｍｍ〜３０
ｍｍの円形パターンに多結晶シリコンを３μｍの深さま
で埋め込み、シリコン基板の反りを評価した。一辺が
０．００５ｍｍより小さい正方形パターン，直径が０．
００５ｍｍより小さい円形パターンは、シリコン基板の
平坦度が良くなく、形成できなかった。一辺が１０ｍｍ
より大きい正方形パターン，直径が１０ｍｍより大きい
円形パターンになると、シリコン基板の反りが３０μｍ
となり、半導体回路素子の製造には適さなかった。従っ
て、本発明においては、一辺が０．００５ｍｍ〜１０ｍ
ｍの正方形パターン，直径が０．００５ｍｍ〜１０ｍｍ
の円形パターンを有する柱状の凹部を使用することが好
ましい。
【００２２】パターン形状として正方形，あるいは円形
を選択したのは、パターンの形状に依存するシリコン基
板裏面での応力の偏在を避けるためである。シリコン基
板裏面近傍における応力を均一にするためには、多結晶
シリコンの埋め込みを規則正しく配列することが望まし
い。ただし、スリップ等の発生を抑えるために、シリコ
ン基板の外縁５〜１０ｍｍにはパターンを形成しないほ
うが好ましい。形成するパターンの数と各々の間隔は、
埋め込みパターンの面積と裏面燐ゲッター用に残すシリ
コン基板裏面の露出面積との相関により、決定される。
を選択したのは、パターンの形状に依存するシリコン基
板裏面での応力の偏在を避けるためである。シリコン基
板裏面近傍における応力を均一にするためには、多結晶
シリコンの埋め込みを規則正しく配列することが望まし
い。ただし、スリップ等の発生を抑えるために、シリコ
ン基板の外縁５〜１０ｍｍにはパターンを形成しないほ
うが好ましい。形成するパターンの数と各々の間隔は、
埋め込みパターンの面積と裏面燐ゲッター用に残すシリ
コン基板裏面の露出面積との相関により、決定される。
【００２３】一辺が１０ｍｍの正方形パターン，および
直径が１０ｍｍの円形パターンを有する柱状の凹部の場
合、凹部の深さを０．５μｍ〜１５μｍの範囲で多結晶
シリコンを埋め込んだ。深さが１０μｍより深くなると
シリコン基板の反りが３０μｍ以上となり、半導体回路
素子の作成に適さなかった。深さが１０μｍ以下では、
基板の反りの発生は抑制された。一方、ＭＯＳＦＥＴを
作成してそのリーク電流を測定したところ、凹部の深さ
が１μｍより浅いとリーク電流を低減させる効果が顕著
でなかった。以上の結果から、本発明における凹部の深
さは、１０μｍ以下，１μｍ以上であることが好まし
い。
直径が１０ｍｍの円形パターンを有する柱状の凹部の場
合、凹部の深さを０．５μｍ〜１５μｍの範囲で多結晶
シリコンを埋め込んだ。深さが１０μｍより深くなると
シリコン基板の反りが３０μｍ以上となり、半導体回路
素子の作成に適さなかった。深さが１０μｍ以下では、
基板の反りの発生は抑制された。一方、ＭＯＳＦＥＴを
作成してそのリーク電流を測定したところ、凹部の深さ
が１μｍより浅いとリーク電流を低減させる効果が顕著
でなかった。以上の結果から、本発明における凹部の深
さは、１０μｍ以下，１μｍ以上であることが好まし
い。
【００２４】
【発明の効果】以上説明したように本発明は、シリコン
単結晶からなる半導体基板において、その裏面に一辺が
０．００５ｍｍ〜１０ｍｍの正方形パターン，もしくは
直径が０．００５ｍｍ〜１０ｍｍの円形パターンを有す
る柱状の凹部が規則的に配列形成され、その凹部に多結
晶シリコンが埋め込まれる。このため、局在化して埋め
込まれた多結晶シリコンにより生ずるＥＧ効果と、半導
体基板裏面への燐拡散により導入されるＥＧ効果と、を
併存させることが可能となる。これら２種類のＥＧ効果
を同時に機能させることにより、より強力なゲッタリン
グ効果が得られ、半導体回路素子の特性を向上させるこ
とができるという効果を有する。また、半導体基板と埋
め込まれた多結晶シリコンとの間に生じる応力は分散さ
せることが可能となることから、半導体基板の反りを抑
制するとうい効果を有する。
単結晶からなる半導体基板において、その裏面に一辺が
０．００５ｍｍ〜１０ｍｍの正方形パターン，もしくは
直径が０．００５ｍｍ〜１０ｍｍの円形パターンを有す
る柱状の凹部が規則的に配列形成され、その凹部に多結
晶シリコンが埋め込まれる。このため、局在化して埋め
込まれた多結晶シリコンにより生ずるＥＧ効果と、半導
体基板裏面への燐拡散により導入されるＥＧ効果と、を
併存させることが可能となる。これら２種類のＥＧ効果
を同時に機能させることにより、より強力なゲッタリン
グ効果が得られ、半導体回路素子の特性を向上させるこ
とができるという効果を有する。また、半導体基板と埋
め込まれた多結晶シリコンとの間に生じる応力は分散さ
せることが可能となることから、半導体基板の反りを抑
制するとうい効果を有する。
【図１】本発明の第１の実施例をその製造方法に沿って
説明するための断面図並びに平面図である。
説明するための断面図並びに平面図である。
【図２】本発明の第１の実施例を適用したＭＯＳＦＥＴ
の製造方法を説明するための工程順の断面図である。
の製造方法を説明するための工程順の断面図である。
【図３】本発明の第２の実施例をその製造方法に沿って
説明するための断面図並びに平面図である。
説明するための断面図並びに平面図である。
【図４】従来構造の半導体基板の断面図である。
【図５】従来構造の半導体基板を適用したＭＯＳＦＥＴ
の製造方法を説明するための工程順の断面図である。
の製造方法を説明するための工程順の断面図である。
【図６】従来構造の半導体基板を適用したＭＯＳＦＥＴ
の製造方法を説明するための工程順の断面図である。
の製造方法を説明するための工程順の断面図である。
１ シリコン基板 ２，７ シリコン酸化膜 ３，１８ 凹部 ４ 多結晶シリコン ５ ｐ型シリコン基板 ６ ｐ+ 型不純物層 ８ ゲート酸化膜 ９ 多結晶シリコン膜 １０，１９ 結晶欠陥 １１ 多結晶シリコンゲート電極 １２ 保護シリコン酸化膜 １３ ｎ+ ソース領域 １４ ｎ+ ドレイン領域 １５ 絶縁膜 １６ アルミ配線 １７ ＰＳＧ膜
Claims (4)
- 【請求項１】 シリコン単結晶による半導体基板におい
て、選択的に形成されて多結晶シリコンが埋め込まれた
凹部を有する第１の主面と前記第１の主面に対峙する鏡
面状の第２の主面とを有することを特徴とする半導体基
板。 - 【請求項２】 前記凹部の前記第１の主面に対して平行
な断面形状が、一辺０．００５ｍｍから１０ｍｍの正方
形，あるいは直径０．００５ｍｍから１０ｍｍの円形で
あることを特徴とする請求項１記載の半導体基板。 - 【請求項３】 前記凹部の深さが、１μｍから１０μｍ
であることを特徴とする請求項１，または請求項２記載
の半導体基板。 - 【請求項４】 前記凹部が前記第１の主面に複数個設け
られていることを特徴とする請求項１，請求項２，また
は請求項３記載の半導体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23853691A JPH0582526A (ja) | 1991-09-19 | 1991-09-19 | 半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23853691A JPH0582526A (ja) | 1991-09-19 | 1991-09-19 | 半導体基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582526A true JPH0582526A (ja) | 1993-04-02 |
Family
ID=17031711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23853691A Pending JPH0582526A (ja) | 1991-09-19 | 1991-09-19 | 半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582526A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077007A (ja) * | 1993-06-18 | 1995-01-10 | Rohm Co Ltd | 半導体装置用基板製造方法 |
| US6229196B1 (en) | 1997-07-30 | 2001-05-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and fabrication method thereof |
-
1991
- 1991-09-19 JP JP23853691A patent/JPH0582526A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077007A (ja) * | 1993-06-18 | 1995-01-10 | Rohm Co Ltd | 半導体装置用基板製造方法 |
| US6229196B1 (en) | 1997-07-30 | 2001-05-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and fabrication method thereof |
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