JPS5974638A - 半導体ウエ−ハの製法 - Google Patents
半導体ウエ−ハの製法Info
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- JPS5974638A JPS5974638A JP18458182A JP18458182A JPS5974638A JP S5974638 A JPS5974638 A JP S5974638A JP 18458182 A JP18458182 A JP 18458182A JP 18458182 A JP18458182 A JP 18458182A JP S5974638 A JPS5974638 A JP S5974638A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
この発明は半導体ウェーハの製法、特に半導体デバイス
の出発材料の観点からα線によるラフ1−エラ一対策を
考慮した改良技術に関する。
の出発材料の観点からα線によるラフ1−エラ一対策を
考慮した改良技術に関する。
出発材料としての半導体ウェーハについては、ウェーハ
加工に起因した研摩歪、汚染あるいは表面損傷を除去す
ることが大切であるのは勿論であるが、それに加えて半
導体デバイスの耐α線強度を高めることも大切である。
加工に起因した研摩歪、汚染あるいは表面損傷を除去す
ることが大切であるのは勿論であるが、それに加えて半
導体デバイスの耐α線強度を高めることも大切である。
従来一般に、前者の研摩歪等を除去する方法としては、
ウェーハ表面を熱酸化した後、表面酸化膜を除去する方
法が知られている。しかし、その方法では、表面の加工
歪や汚染に起因して表面欠陥が成長する場合がある。し
たがって、表面欠陥の発生を抑制しつつ表面損傷を除去
できるような新たな熱処理法が望まれるところである。
ウェーハ表面を熱酸化した後、表面酸化膜を除去する方
法が知られている。しかし、その方法では、表面の加工
歪や汚染に起因して表面欠陥が成長する場合がある。し
たがって、表面欠陥の発生を抑制しつつ表面損傷を除去
できるような新たな熱処理法が望まれるところである。
一方、半導体デバイスの耐α線強度を高める方法として
、基板ウェーハの不純物濃度を高める方法が知られてい
る。しかし、この方法によれば、基板ウェーハと素子と
のPN接合容量が増えるため、−面では素子の耐α線強
度は向上するが、他面において、PN接合容量増のため
素子特性、たとえば動作速度が遅くなるという問題があ
った。
、基板ウェーハの不純物濃度を高める方法が知られてい
る。しかし、この方法によれば、基板ウェーハと素子と
のPN接合容量が増えるため、−面では素子の耐α線強
度は向上するが、他面において、PN接合容量増のため
素子特性、たとえば動作速度が遅くなるという問題があ
った。
この点、素子の表面にポリイミド・イソインドロキナゾ
リンジオン等のポリイミド系樹脂を塗布する方法にあっ
ては、そのような問題はない。しがし、樹脂塗布膜によ
ってα線を阻止する方法では、パッケージ材料等の素子
の外部要因により、素子内で発生するところの雑音電荷
量を小さくすることに対しては有効であるが、素子の内
部要因、たとえば周辺回路素子からのインパクト・イオ
ン化現象による雑音電荷の発生を抑制することはできな
い。
リンジオン等のポリイミド系樹脂を塗布する方法にあっ
ては、そのような問題はない。しがし、樹脂塗布膜によ
ってα線を阻止する方法では、パッケージ材料等の素子
の外部要因により、素子内で発生するところの雑音電荷
量を小さくすることに対しては有効であるが、素子の内
部要因、たとえば周辺回路素子からのインパクト・イオ
ン化現象による雑音電荷の発生を抑制することはできな
い。
したが1って、この発明の目的は、表面欠陥の発生を抑
制しつつ表面損傷を除去することができるのは勿論のこ
と、外部および内部のいずれの要因にもかかわらず耐α
線強度を向上させることができる半導体ウェーハの製法
を提供することにある。
制しつつ表面損傷を除去することができるのは勿論のこ
と、外部および内部のいずれの要因にもかかわらず耐α
線強度を向上させることができる半導体ウェーハの製法
を提供することにある。
以下、この発明の内容を図面を参照しなから明らかにす
る。
る。
第1図はこの発明によるウェーハ処理手順、第2図はそ
れに対応したウェーハ断面図をそれぞれ示す。
れに対応したウェーハ断面図をそれぞれ示す。
まず、半導体ウェーハ1に1000〜1250°Cの第
一段階の熱処理を施し、ウェーハ表面層の格子間酸素を
外方拡散させる。ついで、そのウェーハ1に550〜7
50℃、不活性雰囲気下の第二段階の熱処理を施し、ウ
ェーハ含有の酸素の析出核を導入する。
一段階の熱処理を施し、ウェーハ表面層の格子間酸素を
外方拡散させる。ついで、そのウェーハ1に550〜7
50℃、不活性雰囲気下の第二段階の熱処理を施し、ウ
ェーハ含有の酸素の析出核を導入する。
これ・らの熱処理により、ウェーハ表面層に素子製造後
顕在化する無欠陥層2を形成することができ、その厚さ
をDと見積もることが可能である。
顕在化する無欠陥層2を形成することができ、その厚さ
をDと見積もることが可能である。
このような第一段階および第二段階の各熱処理を施した
後、この発明ではウェーハ1の表面を鏡面研摩する。こ
の際、鏡面研摩厚さをmとすれば、表面の無欠陥M2の
厚さは(D−’m)となる。以上のような手法で無欠陥
層2の幅とバルクの欠陥発生核を制御したウェーハ1を
LSIプロセスの出発材料として用い、無欠陥層2中に
素子活性領域を形成するわけである。
後、この発明ではウェーハ1の表面を鏡面研摩する。こ
の際、鏡面研摩厚さをmとすれば、表面の無欠陥M2の
厚さは(D−’m)となる。以上のような手法で無欠陥
層2の幅とバルクの欠陥発生核を制御したウェーハ1を
LSIプロセスの出発材料として用い、無欠陥層2中に
素子活性領域を形成するわけである。
具体的な実施例を挙げると、ウェーハ1としてチョクラ
ルスキー(CZ)シリコンウェーハ、それも厚さ400
μrn、格子間酸素濃度I X 10”’ cm−”の
ものを用い、それを1200℃、2時間、窒素雰囲気中
でまず第一段階の熱処理を施した。ついで、750℃、
8時間、窒素雰囲気中で第二段階の熱処理を施した。そ
してその後、このウェーハの表面を20μmだけ鏡面研
摩後、公知の標準的なバイボ1う大規模集積回路素子製
造プロセスに投入した。
ルスキー(CZ)シリコンウェーハ、それも厚さ400
μrn、格子間酸素濃度I X 10”’ cm−”の
ものを用い、それを1200℃、2時間、窒素雰囲気中
でまず第一段階の熱処理を施した。ついで、750℃、
8時間、窒素雰囲気中で第二段階の熱処理を施した。そ
してその後、このウェーハの表面を20μmだけ鏡面研
摩後、公知の標準的なバイボ1う大規模集積回路素子製
造プロセスに投入した。
第3図は素子製造後における半導体ウェーハ1の断面図
を示す。同図において、3はN+型の埋込み拡散層、4
はN型のエピタキシャル成長層、5は選択酸化による素
子分離領域、6はP型のベース、7はN型のエミッタ、
8はコレクタ取出し部、91,92,93.94は各電
極である。
を示す。同図において、3はN+型の埋込み拡散層、4
はN型のエピタキシャル成長層、5は選択酸化による素
子分離領域、6はP型のベース、7はN型のエミッタ、
8はコレクタ取出し部、91,92,93.94は各電
極である。
N P N I−ランジスタが形成された素子の活性層
の深さくL)は空乏層の厚さを含めて約7μrnであり
、α線の侵入深さは約25μrrlである。電子−正孔
対はα線の通過路10に?f〕つで励起されると同時に
、侵入終点付近にも形成される。ところで、このウェー
ハ1の表面から10μrn下の層にはバルク欠陥が形成
されているので、有欠陥層11を通過する仮想α線経路
および侵入終点で励起される電子−正孔対はバルク欠陥
に1〜ラツプされる。α線によるソフトエラーは、α線
がチップ内に入射され、これによって励起される電子−
正孔対が雑音電荷となり素子が誤動作する現象である。
の深さくL)は空乏層の厚さを含めて約7μrnであり
、α線の侵入深さは約25μrrlである。電子−正孔
対はα線の通過路10に?f〕つで励起されると同時に
、侵入終点付近にも形成される。ところで、このウェー
ハ1の表面から10μrn下の層にはバルク欠陥が形成
されているので、有欠陥層11を通過する仮想α線経路
および侵入終点で励起される電子−正孔対はバルク欠陥
に1〜ラツプされる。α線によるソフトエラーは、α線
がチップ内に入射され、これによって励起される電子−
正孔対が雑音電荷となり素子が誤動作する現象である。
したがって、バルク欠陥により電子−正孔対を1−ラッ
プして雑音電荷を減少させることにより、素子、の耐α
線強度を向」ニさせることができる。
プして雑音電荷を減少させることにより、素子、の耐α
線強度を向」ニさせることができる。
この発明では有欠陥層つまりバルク欠陥層11が、素子
活性層に3 Ilmの距離に近づけられている。通常は
この距離に研摩厚さ20μmを加えるので、その距離は
23μmである。電子−正孔対はα線の飛程に沿って均
一に励起されると考えられるので、α線の飛程に沿った
電荷量はこの発明では通常の場合の3/2/3となる。
活性層に3 Ilmの距離に近づけられている。通常は
この距離に研摩厚さ20μmを加えるので、その距離は
23μmである。電子−正孔対はα線の飛程に沿って均
一に励起されると考えられるので、α線の飛程に沿った
電荷量はこの発明では通常の場合の3/2/3となる。
さらにこの発明では、α線の終点付近で励起される電子
−正孔対を有欠陥層11のバルク欠陥によりトラップで
きるので、実際には雑音電荷を3/23以下にすること
ができる。
−正孔対を有欠陥層11のバルク欠陥によりトラップで
きるので、実際には雑音電荷を3/23以下にすること
ができる。
なお、熱処理後における表面研摩については、化学エッ
チ液を用いたエッチソング法を用いることもできる。
チ液を用いたエッチソング法を用いることもできる。
また、この発明は引上げによるCzウェーハのみならず
、ゾーンレベリングによるFZウェーハにも適用するこ
とができるが、FZウェーハに適用する場合には、ウェ
ーハに対し予め酸素をイオン打込みによって打込むこと
を要する。したがって、それを要しないCZウェーハに
特にこの発明は有効である。
、ゾーンレベリングによるFZウェーハにも適用するこ
とができるが、FZウェーハに適用する場合には、ウェ
ーハに対し予め酸素をイオン打込みによって打込むこと
を要する。したがって、それを要しないCZウェーハに
特にこの発明は有効である。
以上のように、この発明にあっては、二段階の熱処理を
なすようにしていることから、表面欠陥の発生を抑制し
つつ表面損傷を除去することができ、さらには、表面研
摩を施すことによって、ウェーハバルクの欠陥層と、表
面との間に形成される無欠陥層の厚さを制御して欠陥層
を素子の活性層に近接させるようにしているので、耐α
線強度を外部および内部のいずれの要因にもかかわらす
向上させることができる。
なすようにしていることから、表面欠陥の発生を抑制し
つつ表面損傷を除去することができ、さらには、表面研
摩を施すことによって、ウェーハバルクの欠陥層と、表
面との間に形成される無欠陥層の厚さを制御して欠陥層
を素子の活性層に近接させるようにしているので、耐α
線強度を外部および内部のいずれの要因にもかかわらす
向上させることができる。
第1図はこの発明によるウェーハ処理手順を示す工程図
、 第2図はそれに対応して示すウェーハ断面図、第3図は
素子製造後における半導体ウェーハの断面図である。 1・・・半導体ウェーハ、2・・・無欠陥層、11・・
・有欠陥層。 第 1 図 第 2 図// 第 3 図 /θ
、 第2図はそれに対応して示すウェーハ断面図、第3図は
素子製造後における半導体ウェーハの断面図である。 1・・・半導体ウェーハ、2・・・無欠陥層、11・・
・有欠陥層。 第 1 図 第 2 図// 第 3 図 /θ
Claims (1)
- 【特許請求の範囲】 次の(A)、(B)および(C)の各工程からなる半導
体ウェーハの製法。 (A)半導体ウェーハの表面層の酸素を外方拡散させる
第一段階の熱処理工程。 (B)この第一段階の熱処理工程後、前記半導体ウェー
ハの内部に格子間酸素の析出核を導入させる第二段階の
熱処理工程。 (C)これら第一段階および第二段階の各熱処理工程後
、前記半導体ウェーハの表面を鏡面研摩することによっ
て、素子活性領域を形成する部分の厚さを制御する表面
研摩工程。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18458182A JPS5974638A (ja) | 1982-10-22 | 1982-10-22 | 半導体ウエ−ハの製法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18458182A JPS5974638A (ja) | 1982-10-22 | 1982-10-22 | 半導体ウエ−ハの製法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5974638A true JPS5974638A (ja) | 1984-04-27 |
Family
ID=16155710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18458182A Pending JPS5974638A (ja) | 1982-10-22 | 1982-10-22 | 半導体ウエ−ハの製法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5974638A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01244621A (ja) * | 1988-03-25 | 1989-09-29 | Shin Etsu Handotai Co Ltd | シリコン単結晶基板の表面清浄化方法 |
JP2008294256A (ja) * | 2007-05-25 | 2008-12-04 | Sumco Corp | シリコン単結晶ウェーハの製造方法 |
-
1982
- 1982-10-22 JP JP18458182A patent/JPS5974638A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01244621A (ja) * | 1988-03-25 | 1989-09-29 | Shin Etsu Handotai Co Ltd | シリコン単結晶基板の表面清浄化方法 |
JP2008294256A (ja) * | 2007-05-25 | 2008-12-04 | Sumco Corp | シリコン単結晶ウェーハの製造方法 |
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