JPS6031232A - 半導体基体の製造方法 - Google Patents
半導体基体の製造方法Info
- Publication number
- JPS6031232A JPS6031232A JP58138858A JP13885883A JPS6031232A JP S6031232 A JPS6031232 A JP S6031232A JP 58138858 A JP58138858 A JP 58138858A JP 13885883 A JP13885883 A JP 13885883A JP S6031232 A JPS6031232 A JP S6031232A
- Authority
- JP
- Japan
- Prior art keywords
- thin layer
- semiconductor substrate
- single crystal
- semiconductor thin
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 86
- 239000000758 substrate Substances 0.000 title claims abstract description 62
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000013078 crystal Substances 0.000 claims abstract description 30
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 239000001301 oxygen Substances 0.000 claims abstract description 9
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 8
- 150000002500 ions Chemical class 0.000 claims abstract 2
- 238000000034 method Methods 0.000 claims description 18
- 238000010438 heat treatment Methods 0.000 claims description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 229910052743 krypton Inorganic materials 0.000 claims description 2
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052754 neon Inorganic materials 0.000 claims description 2
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 229910052724 xenon Inorganic materials 0.000 claims description 2
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 13
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 11
- 238000005247 gettering Methods 0.000 abstract description 4
- -1 oxygen ions Chemical class 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 43
- 235000012431 wafers Nutrition 0.000 description 14
- 230000000694 effects Effects 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 241000219112 Cucumis Species 0.000 description 1
- 235000015510 Cucumis melo subsp melo Nutrition 0.000 description 1
- FJJCIZWZNKZHII-UHFFFAOYSA-N [4,6-bis(cyanoamino)-1,3,5-triazin-2-yl]cyanamide Chemical compound N#CNC1=NC(NC#N)=NC(NC#N)=N1 FJJCIZWZNKZHII-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/934—Sheet resistance, i.e. dopant parameters
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/953—Making radiation resistant device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体基体の製造方法に関し、特にＭＯ８ＬＳ
Ｉの製造に適した半導体基体の製造方法に係る０ 〔発明の技術的背景とその問題点３ ＭＯ８ＬＳＩ等の半導体装置の製造に用いられる半導体
基体としては、従来よシ半導体基板（ウェハ）の内部に
微小欠陥を形成し、表面付近を無欠陥にしたインドリシ
ック・ゲッタリング（ＩＧ）作用を有するＩＧウェハ、
或いは低抵抗の半導体基板上に高抵抗の半導体層をエピ
タキシャル成長させたエピタキシャルウェハ、が知られ
ている。前者のＩＧウェハはダッタリング作用を内部に
有し、プロセスによシその能力は失なわれず、Ｏ８Ｆの
発生を防止できるので、接合リーク防止等に効果がみら
れる。一方、エピタキシャルウェハは基板抵抗を下げる
ことによシ、基板側でのライフタイムを極端に下げるこ
とが可能であシ、基板内に偶発的に発生する電子の拡散
長を下げるため、Ｉ−ズタイムに対して効果がみられる
。
Ｉの製造に適した半導体基体の製造方法に係る０ 〔発明の技術的背景とその問題点３ ＭＯ８ＬＳＩ等の半導体装置の製造に用いられる半導体
基体としては、従来よシ半導体基板（ウェハ）の内部に
微小欠陥を形成し、表面付近を無欠陥にしたインドリシ
ック・ゲッタリング（ＩＧ）作用を有するＩＧウェハ、
或いは低抵抗の半導体基板上に高抵抗の半導体層をエピ
タキシャル成長させたエピタキシャルウェハ、が知られ
ている。前者のＩＧウェハはダッタリング作用を内部に
有し、プロセスによシその能力は失なわれず、Ｏ８Ｆの
発生を防止できるので、接合リーク防止等に効果がみら
れる。一方、エピタキシャルウェハは基板抵抗を下げる
ことによシ、基板側でのライフタイムを極端に下げるこ
とが可能であシ、基板内に偶発的に発生する電子の拡散
長を下げるため、Ｉ−ズタイムに対して効果がみられる
。
そこで、最近、両者の特性を生かすために第１図に示す
如く内部に微小欠陥１・・・を形成した低抵抗の例えば
ｐ＋型ＩＧウェハ２の表面上に高抵抗のｐ型半導体層３
をエピタキシャル成長させた半導体基体が提案されてい
る。こうした半導体基体ではＩＱ効果のために半導体層
３中にみられる積層欠陥やシャローピットも減少し、半
導体層３の完全性も向上する。
如く内部に微小欠陥１・・・を形成した低抵抗の例えば
ｐ＋型ＩＧウェハ２の表面上に高抵抗のｐ型半導体層３
をエピタキシャル成長させた半導体基体が提案されてい
る。こうした半導体基体ではＩＱ効果のために半導体層
３中にみられる積層欠陥やシャローピットも減少し、半
導体層３の完全性も向上する。
しかしながら、上記構造の半導体基体では第２図に示す
如くｐ型のＩＧウエノ・とｐ型半導体層との接合でのＩ
テンシャロ障壁が大きいため、α線等の入射によシ半導
体層３に電子が偶発的に発生した場合、該電子は前記接
合で半導体層３側に追い返され、工Ｇウェハ２側への拡
散が阻止される。その結果、α線の入射によるソフトエ
ラーに対しては単なるＩＧウェハよシ悪い結果を示す欠
点があった。
如くｐ型のＩＧウエノ・とｐ型半導体層との接合でのＩ
テンシャロ障壁が大きいため、α線等の入射によシ半導
体層３に電子が偶発的に発生した場合、該電子は前記接
合で半導体層３側に追い返され、工Ｇウェハ２側への拡
散が阻止される。その結果、α線の入射によるソフトエ
ラーに対しては単なるＩＧウェハよシ悪い結果を示す欠
点があった。
本発明はＩＧウェハとエピタキシャルウェハの両者の優
れた特性を備えた半導体基体を簡単な工程で製造し得る
方法を提供しようとするものである。
れた特性を備えた半導体基体を簡単な工程で製造し得る
方法を提供しようとするものである。
本発明は低抵抗の半導体基板上に高抵抗の第１単結晶半
導体薄層を形成する工程と、この半導体薄層に電気的に
不活性な不純物をイオン注入する工程と、再度、高抵抗
の第２単結晶半導体薄層を形成する工程とを具備したこ
とを特徴とするものである。このよう左方法によれば、
低抵抗の半導体基板の主面上に欠陥を有する高抵抗の第
１単結晶半導体薄層が設けられ、かつ該薄層上に高抵抗
の無欠陥第２単結晶半導体薄層が設けられた構造の半導
体基体を得ることができ、無欠陥の第２単結晶半導体薄
層にα線等の入射によシ偶発的に電子が発生した場合、
該第２単結晶半導体薄層の内側には同様に高抵抗で欠陥
を有する第１単結晶半導体薄層が存在するため、前記電
子は容易に第１単結晶半導体薄層に移行しその欠陥にゲ
ッタリングされ、ソフトエラーを回避でき、しかも基板
は低抵抗であるためポーズタイムに対して有効である等
の効果を奏する。
導体薄層を形成する工程と、この半導体薄層に電気的に
不活性な不純物をイオン注入する工程と、再度、高抵抗
の第２単結晶半導体薄層を形成する工程とを具備したこ
とを特徴とするものである。このよう左方法によれば、
低抵抗の半導体基板の主面上に欠陥を有する高抵抗の第
１単結晶半導体薄層が設けられ、かつ該薄層上に高抵抗
の無欠陥第２単結晶半導体薄層が設けられた構造の半導
体基体を得ることができ、無欠陥の第２単結晶半導体薄
層にα線等の入射によシ偶発的に電子が発生した場合、
該第２単結晶半導体薄層の内側には同様に高抵抗で欠陥
を有する第１単結晶半導体薄層が存在するため、前記電
子は容易に第１単結晶半導体薄層に移行しその欠陥にゲ
ッタリングされ、ソフトエラーを回避でき、しかも基板
は低抵抗であるためポーズタイムに対して有効である等
の効果を奏する。
上記半導体基板としてはｐ ｍ ＋ ｎ型いずれでもよ
く、その不純物濃度はＩ Ｘ １０ ／ｃｒｎ３以上で
あることが望ましい。
く、その不純物濃度はＩ Ｘ １０ ／ｃｒｎ３以上で
あることが望ましい。
上記高抵抗の第１単結晶半導体薄層は、不純物濃度が５
Ｘ １０１５／ｃｍ’以下であることが望ましい。か
かる半導体薄層は例えばエピタキシャル成長法によシ形
成される。また、との半導体薄層の厚さについては３μ
ｍ以下にすることが望ましい。この理由は、該半導体薄
層の厚さが３μｍを越えると、この上の素子が製作され
る第２単結晶半導体薄層の電位を低抵抗の半導体基板に
よシ有効に安定化することが困難となるからである。
Ｘ １０１５／ｃｍ’以下であることが望ましい。か
かる半導体薄層は例えばエピタキシャル成長法によシ形
成される。また、との半導体薄層の厚さについては３μ
ｍ以下にすることが望ましい。この理由は、該半導体薄
層の厚さが３μｍを越えると、この上の素子が製作され
る第２単結晶半導体薄層の電位を低抵抗の半導体基板に
よシ有効に安定化することが困難となるからである。
上記電気的に不活性な不純物の第１単結晶半導体薄層へ
のイオン注入は、該半導体薄層に欠陥を発生させてダッ
タリング作用をもたせるために行なう。かかる不純物と
しては酸素、炭素。
のイオン注入は、該半導体薄層に欠陥を発生させてダッ
タリング作用をもたせるために行なう。かかる不純物と
しては酸素、炭素。
窒素、ケイ素、ダルマニウム、スズ、ネオン。
アルゴン、キセノン、クリプトンのうちのいずれか１種
又は複数種のものを挙げることができる。
又は複数種のものを挙げることができる。
上記高抵抗の第２単結晶半導体薄層は不純物濃度が５×
１０ ＾以下であることが望ましい。
１０ ＾以下であることが望ましい。
かかる半導体薄層は例えばエピタキシャル成長法により
形成される。また、この半導体薄層の厚さは３〜１０μ
ｍにすることが望ましい。
形成される。また、この半導体薄層の厚さは３〜１０μ
ｍにすることが望ましい。
なお、必要に応じて第１単結晶半導体薄層に不純物をイ
オン注入した後で第２単結晶半導体薄層を形成する前に
５５０〜９００℃の温度下で例えば４時間以上熱処理し
てもよい。このような熱処理を施すことによシ、第１単
結晶半導体薄層の欠陥を核にして同薄層に高密度の微小
欠陥が発生すると共に、半導体基板中に固溶した酸素や
炭素を核として同基板中に高密度の微小欠陥が発生する
ため、より２層ゲッタリング作用の高い半導体基体を得
ることが可能となる。
オン注入した後で第２単結晶半導体薄層を形成する前に
５５０〜９００℃の温度下で例えば４時間以上熱処理し
てもよい。このような熱処理を施すことによシ、第１単
結晶半導体薄層の欠陥を核にして同薄層に高密度の微小
欠陥が発生すると共に、半導体基板中に固溶した酸素や
炭素を核として同基板中に高密度の微小欠陥が発生する
ため、より２層ゲッタリング作用の高い半導体基体を得
ることが可能となる。
次に、本発明の実施例を図面を参照して説明する。
実施例１
（１）まず、第３図（、）に示す如＜ＣＺ法で育成した
単結晶シリコンインゴットから切シ出された比抵抗０．
０１Ωｍ、（１００）面のボロンドープされたダ型シリ
コン基板１１を用意した。このシリコン基板１１の初期
酸素濃度を赤外線吸収法で測定したところ、１×１０１
８／ｃｒｎ３であった。
単結晶シリコンインゴットから切シ出された比抵抗０．
０１Ωｍ、（１００）面のボロンドープされたダ型シリ
コン基板１１を用意した。このシリコン基板１１の初期
酸素濃度を赤外線吸収法で測定したところ、１×１０１
８／ｃｒｎ３であった。
６１） 次いで、前記シリコン基板１１の主面に比抵抗
ｌΩ・副、厚さ３μｍのｐＷｌの第１単結晶シリーン薄
ＰＭｌｊｌ’を形成した静つづいて、この発生させた。
ｌΩ・副、厚さ３μｍのｐＷｌの第１単結晶シリーン薄
ＰＭｌｊｌ’を形成した静つづいて、この発生させた。
４ｉＤ 次いで、５ｌｃｊ４＋ ｎ、雰曲気中にて１１
８０℃、５分間のシリコンエぎタキシャ／ｌ’Ｘ長を行
なりで＠ｌ単結晶シリコン薄ｊｌ Ｊ ｊの光面上に例
えは比抵抗１Ω・備、厚さ５μｍのｐ型の第２単結晶シ
リコン薄Ｍ１４を形成した後、７００℃の酸素雰囲気中
で８時間熱処理して半導体基体を製造した（／Ａ出−ｊ
瓜）。
８０℃、５分間のシリコンエぎタキシャ／ｌ’Ｘ長を行
なりで＠ｌ単結晶シリコン薄ｊｌ Ｊ ｊの光面上に例
えは比抵抗１Ω・備、厚さ５μｍのｐ型の第２単結晶シ
リコン薄Ｍ１４を形成した後、７００℃の酸素雰囲気中
で８時間熱処理して半導体基体を製造した（／Ａ出−ｊ
瓜）。
比較例１
実施例１と同様なｐ＋型のシリコン基板を１１００℃の
１！累雰囲気中にて５時間熱処理を行なりて半導体基体
を製造した。
１！累雰囲気中にて５時間熱処理を行なりて半導体基体
を製造した。
比較例２
実施例１と同様なｐ型の７リコン基板主面上に比抵抗１
Ω・α、厚さ３μｍのｐ型巣結晶シリコン薄層をエピタ
キシャル成長させた半導体基体を製造した。
Ω・α、厚さ３μｍのｐ型巣結晶シリコン薄層をエピタ
キシャル成長させた半導体基体を製造した。
比較例３
ＣＺ法で育成した単結晶シリコンインゴットをスライス
して比抵抗０．０１０・ｍ、（１００）面のぎロンドー
プしたｐ型半導体基体を製造したＯ しかして、本実施例１及び比較例１〜３０半導体基体主
面に６４に一ダイナミックＲＡＭを製作し、電気特性（
ソフトエラー、ポーズタイム。
して比抵抗０．０１０・ｍ、（１００）面のぎロンドー
プしたｐ型半導体基体を製造したＯ しかして、本実施例１及び比較例１〜３０半導体基体主
面に６４に一ダイナミックＲＡＭを製作し、電気特性（
ソフトエラー、ポーズタイム。
ｐ−ｎジャンクションリーク及びバンプアップ）を調べ
た。その結果を下記表に示す。なお、評価は比較例３の
ものと比べて良好ならばｒＯＪ、特に良好ならば「◎」
、大差ない場合は「＝」、不良ならば「×」として示し
た。
た。その結果を下記表に示す。なお、評価は比較例３の
ものと比べて良好ならばｒＯＪ、特に良好ならば「◎」
、大差ない場合は「＝」、不良ならば「×」として示し
た。
上表よシ明らかな如く、本発明の半導体基体主面に６４
にダイナミックＲＡＭを製作した場合、ソフトエラー、
ポーズタイムｒ Ｐ−”ジャンクションリーク、バンプ
アップが共に良好であることがわかる。これは、本発明
方法で製造された半導体基体はｐ＋型のシリコン基板１
１の主面上に多数の欠陥１３・・・を有する高抵抗のｐ
型第１単結晶７リコン薄層１２が設けられ、かつ該シリ
コン薄層１２上に高抵抗のｐ型組２単結晶シリコン薄層
１４を設けた構造になっているため、該第２単結晶シリ
コン薄Ｊ茜１４へのα線の入射によシ偶発的に電子が発
生した場合、第４図に示す如く高抵抗のｐ型の第２単結
晶シリコン薄層１４と欠陥１３・・・を有する高抵抗の
ｐ型の第１単結晶シリコン薄層１２の界面に大きなポテ
ンシャルが存在しないので、前記電子は容易に該欠陥に
ダッタリングされ、ソフトエラーを回避できる。その結
果、比較例１の半導体基体（ＩＱウェハ）と同様な効果
を発揮できる。
にダイナミックＲＡＭを製作した場合、ソフトエラー、
ポーズタイムｒ Ｐ−”ジャンクションリーク、バンプ
アップが共に良好であることがわかる。これは、本発明
方法で製造された半導体基体はｐ＋型のシリコン基板１
１の主面上に多数の欠陥１３・・・を有する高抵抗のｐ
型第１単結晶７リコン薄層１２が設けられ、かつ該シリ
コン薄層１２上に高抵抗のｐ型組２単結晶シリコン薄層
１４を設けた構造になっているため、該第２単結晶シリ
コン薄Ｊ茜１４へのα線の入射によシ偶発的に電子が発
生した場合、第４図に示す如く高抵抗のｐ型の第２単結
晶シリコン薄層１４と欠陥１３・・・を有する高抵抗の
ｐ型の第１単結晶シリコン薄層１２の界面に大きなポテ
ンシャルが存在しないので、前記電子は容易に該欠陥に
ダッタリングされ、ソフトエラーを回避できる。その結
果、比較例１の半導体基体（ＩＱウェハ）と同様な効果
を発揮できる。
また、シリコン基板１ノは低抵抗であるため、基板の電
位変動を著しく抑制できる。その結果、比較例２の半導
体基体（エピタキシャルウェハ）と同様な効果を発揮で
きる。
位変動を著しく抑制できる。その結果、比較例２の半導
体基体（エピタキシャルウェハ）と同様な効果を発揮で
きる。
実施例２
実施例１において酸素のイオン注入後で第２単結晶シリ
コン薄層のエピタキシャル成長前に７００℃の酸素雰囲
気中で８時間熱処理を施し最後の熱処理を省略すること
によシ第５図に示す如く第１単結晶シリコン薄層１２表
面から基板１１全体に亘って高密度の微小欠陥１５・・
・が形成された半導体基体を製造した。
コン薄層のエピタキシャル成長前に７００℃の酸素雰囲
気中で８時間熱処理を施し最後の熱処理を省略すること
によシ第５図に示す如く第１単結晶シリコン薄層１２表
面から基板１１全体に亘って高密度の微小欠陥１５・・
・が形成された半導体基体を製造した。
しかして、本実施例２の半導体基体の主面に６４にダイ
ナミックＲＡＭを製作して、実施例１と同様な電気特性
を調べたところ、ソフトエラー、ポーズタイム、ｐ−ｎ
ジャンクションリーク、バンプアップ共に実施例１に比
べて一層良好でおることがわかった。
ナミックＲＡＭを製作して、実施例１と同様な電気特性
を調べたところ、ソフトエラー、ポーズタイム、ｐ−ｎ
ジャンクションリーク、バンプアップ共に実施例１に比
べて一層良好でおることがわかった。
実施例３
イオン注入の物質として炭素及びアルゴンを用いた以外
実施例１と同様な方法によシ半導体基体を製造した。
実施例１と同様な方法によシ半導体基体を製造した。
しかして、本実施例３の半導体基体主面に６４にダイナ
ミ、りＲＡＭを製作したところ、実施例１と同様、ソフ
トエラー、ポーズタイム。
ミ、りＲＡＭを製作したところ、実施例１と同様、ソフ
トエラー、ポーズタイム。
ｐ−ｎジャンクションリーク、バンプアップが良好であ
ることがわかった。
ることがわかった。
以上詳述した如く、本発明によればＩＧウェハとエピタ
キシャルウニＩ・の両者の優れた特性を備えた半導体基
体を極めて簡単な工程で製造でき、ひいては優れた電気
特性を有する６４Ｋ。
キシャルウニＩ・の両者の優れた特性を備えた半導体基
体を極めて簡単な工程で製造でき、ひいては優れた電気
特性を有する６４Ｋ。
２５６にダイナミックＲＡＭ 、 ６４ Ｋスタテック
ＲＡＭなどのＬＳＩの製造に有効に適用できる等顕著な
効果を有する。
ＲＡＭなどのＬＳＩの製造に有効に適用できる等顕著な
効果を有する。
第１図は従来の半導体基体を示す断面図、第２図は従来
の半導体基体の問題点を説明するためのポテンシャル分
布図、第３図（、）〜（ｄ）は本発明の実施例１におけ
る半導体基体の製造工程を示す断面図、第４図は本発明
の実施例１で得られた半導体基体のポテンシャル分布図
、第５図は本発明の実施例２によシ製造された半導体基
体の断面図である。 １１・・・ｐ＋型シリコン基板、１２・・・高抵抗のｐ
型第１単結晶シリコン薄層、１３・・・欠陥、１４・・
・高抵抗のｐ型第２単結晶シリコン薄層、１５・・・微
小欠陥＠ 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 深さ 第３図
の半導体基体の問題点を説明するためのポテンシャル分
布図、第３図（、）〜（ｄ）は本発明の実施例１におけ
る半導体基体の製造工程を示す断面図、第４図は本発明
の実施例１で得られた半導体基体のポテンシャル分布図
、第５図は本発明の実施例２によシ製造された半導体基
体の断面図である。 １１・・・ｐ＋型シリコン基板、１２・・・高抵抗のｐ
型第１単結晶シリコン薄層、１３・・・欠陥、１４・・
・高抵抗のｐ型第２単結晶シリコン薄層、１５・・・微
小欠陥＠ 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 深さ 第３図
Claims (1)
- 【特許請求の範囲】 （１）低抵抗の半導体基板上に高抵抗の第１単結晶半導
体薄層を形成する工程と、この半導体薄層に電気的に不
活性な不純物をイオン注入する工程と、再度、高抵抗の
第２単結晶半導体薄層を形成する工程とを具備したこと
を特徴とする半導体基体の製造方法。 （２ン 半導体基板の不純物濃度が１０ ”／ｃｍ’以
上で、第１及び第２の単結晶半導体薄層の不純物濃度が
５×１０１５／ｃｒｎ３以下であることを特徴とする特
許請求の範囲第１項記載の半導体基体の製造方法。 （３）第１単結晶半導体薄層の厚さが３μｍ以下、第２
単結晶半導体薄層の厚さが３〜１０μｍ１であることを
特徴とする特許請求の範囲第１項記載の半導体基体の製
造方法。 （４）電気的な不活性の不純物が酸素、炭素。 窒素、ケイ素、ダルマニウム、スズ、ネオン。 アルゴン、キセノン及びクリプトンのうちのいずれか１
種又は複数種であることを特徴とする特許請求の範囲第
１項記載の半導体基体の製造方法。 （５）第１単結晶半導体薄層への不純物のイオン注入後
で第２単結晶半導体薄層の形成前に、５５０〜９００℃
の温度下で４時間以上熱処理を施すことを特徴とする特
許請求の範囲第１項記載の半導体基体の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138858A JPS6031232A (ja) | 1983-07-29 | 1983-07-29 | 半導体基体の製造方法 |
| DE8484108809T DE3464670D1 (en) | 1983-07-29 | 1984-07-25 | A method for manufacturing a semiconductor device |
| EP84108809A EP0133954B1 (en) | 1983-07-29 | 1984-07-25 | A method for manufacturing a semiconductor device |
| US06/635,434 US4579601A (en) | 1983-07-29 | 1984-07-27 | Method of growing a resistive epitaxial layer on a short lifetime epi-layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138858A JPS6031232A (ja) | 1983-07-29 | 1983-07-29 | 半導体基体の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6031232A true JPS6031232A (ja) | 1985-02-18 |
Family
ID=15231786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138858A Pending JPS6031232A (ja) | 1983-07-29 | 1983-07-29 | 半導体基体の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4579601A (ja) |
| EP (1) | EP0133954B1 (ja) |
| JP (1) | JPS6031232A (ja) |
| DE (1) | DE3464670D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235741A (ja) * | 1986-04-07 | 1987-10-15 | Nec Corp | 半導体基板 |
| US6255153B1 (en) | 1997-12-30 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR860700314A (ko) * | 1984-09-28 | 1986-08-01 | 빈센트 죠셉로너 | 반도체 소자 및 그 제조방법 |
| US4659400A (en) * | 1985-06-27 | 1987-04-21 | General Instrument Corp. | Method for forming high yield epitaxial wafers |
| US5194395A (en) * | 1988-07-28 | 1993-03-16 | Fujitsu Limited | Method of producing a substrate having semiconductor-on-insulator structure with gettering sites |
| JPH0237771A (ja) * | 1988-07-28 | 1990-02-07 | Fujitsu Ltd | Ｓｏｉ基板 |
| US5250445A (en) * | 1988-12-20 | 1993-10-05 | Texas Instruments Incorporated | Discretionary gettering of semiconductor circuits |
| DE4223914C2 (de) * | 1992-06-30 | 1996-01-25 | Fraunhofer Ges Forschung | Verfahren zum Herstellen eines vertikalen Leistungsbauelementes mit reduzierter Minoritätsträgerlebensdauer in dessen Driftstrecke |
| JP3333560B2 (ja) * | 1992-10-23 | 2002-10-15 | リコーエレメックス株式会社 | シリコン基板のエッチング方法 |
| JP3384506B2 (ja) * | 1993-03-30 | 2003-03-10 | ソニー株式会社 | 半導体基板の製造方法 |
| US5611855A (en) * | 1995-01-31 | 1997-03-18 | Seh America, Inc. | Method for manufacturing a calibration wafer having a microdefect-free layer of a precisely predetermined depth |
| US6829814B1 (en) * | 2002-08-29 | 2004-12-14 | Delphi Technologies, Inc. | Process of making an all-silicon microphone |
| KR101895817B1 (ko) * | 2014-06-02 | 2018-09-07 | 가부시키가이샤 사무코 | 실리콘 웨이퍼 및 그 제조 방법 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2507366C3 (de) * | 1975-02-20 | 1980-06-26 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Unterdrückung parasitärer Schaltungselemente |
| US4053925A (en) * | 1975-08-07 | 1977-10-11 | Ibm Corporation | Method and structure for controllng carrier lifetime in semiconductor devices |
| US4001864A (en) * | 1976-01-30 | 1977-01-04 | Gibbons James F | Semiconductor p-n junction solar cell and method of manufacture |
| JPS5297666A (en) * | 1976-02-12 | 1977-08-16 | Hitachi Ltd | Production of semiconductor device containing pn junctions |
| DE2917455A1 (de) * | 1979-04-30 | 1980-11-13 | Ibm Deutschland | Verfahren zur vollstaendigen ausheilung von gitterdefekten in durch ionenimplantation von phosphor erzeugten n-leitenden zonen einer siliciumhalbleitervorrichtung und zugehoerige siliciumhalbleitervorrichtung |
| JPS5618430A (en) * | 1979-07-25 | 1981-02-21 | Fujitsu Ltd | Manufacture of semiconductor element |
| US4318750A (en) * | 1979-12-28 | 1982-03-09 | Westinghouse Electric Corp. | Method for radiation hardening semiconductor devices and integrated circuits to latch-up effects |
| US4328610A (en) * | 1980-04-25 | 1982-05-11 | Burroughs Corporation | Method of reducing alpha-particle induced errors in an integrated circuit |
| GB2085224B (en) * | 1980-10-07 | 1984-08-15 | Itt Ind Ltd | Isolating sc device using oxygen duping |
| JPS5787119A (en) * | 1980-11-19 | 1982-05-31 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5814538A (ja) * | 1981-07-17 | 1983-01-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4506436A (en) * | 1981-12-21 | 1985-03-26 | International Business Machines Corporation | Method for increasing the radiation resistance of charge storage semiconductor devices |
| US4459159A (en) * | 1982-09-29 | 1984-07-10 | Mara William C O | Method for making semi-insulating substrate by post-process heating of oxygenated and doped silicon |
| NL188923C (nl) * | 1983-07-05 | 1992-11-02 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| US4505759A (en) * | 1983-12-19 | 1985-03-19 | Mara William C O | Method for making a conductive silicon substrate by heat treatment of oxygenated and lightly doped silicon single crystals |
-
1983
- 1983-07-29 JP JP58138858A patent/JPS6031232A/ja active Pending
-
1984
- 1984-07-25 DE DE8484108809T patent/DE3464670D1/de not_active Expired
- 1984-07-25 EP EP84108809A patent/EP0133954B1/en not_active Expired
- 1984-07-27 US US06/635,434 patent/US4579601A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235741A (ja) * | 1986-04-07 | 1987-10-15 | Nec Corp | 半導体基板 |
| US6255153B1 (en) | 1997-12-30 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0133954A1 (en) | 1985-03-13 |
| US4579601A (en) | 1986-04-01 |
| EP0133954B1 (en) | 1987-07-08 |
| DE3464670D1 (en) | 1987-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6031231A (ja) | 半導体基体の製造方法 | |
| US5738942A (en) | Semiconductor silicon wafer and process for producing it | |
| JP3384506B2 (ja) | 半導体基板の製造方法 | |
| JPS6124240A (ja) | 半導体基板 | |
| JPS6031232A (ja) | 半導体基体の製造方法 | |
| Rozgonyi et al. | the elimination of stacking faults by preoxidation gettering of silicon wafers: III. Defect etch pit correlation with p‐n junction leakage | |
| US5951755A (en) | Manufacturing method of semiconductor substrate and inspection method therefor | |
| KR100288815B1 (ko) | 반도체기판의제조방법 | |
| JP2735407B2 (ja) | 半導体装置およびその製造方法 | |
| US4401506A (en) | Process for producing semiconductor device | |
| JPH0738102A (ja) | 高耐圧半導体装置の製造方法 | |
| KR100625822B1 (ko) | 실리콘 웨이퍼 및 그의 제조 방법 | |
| JP3080501B2 (ja) | シリコンウェーハの製造方法 | |
| JPS6392030A (ja) | 半導体装置の製造方法 | |
| JPS6062111A (ja) | 半導体基体の製造方法 | |
| JPS60136218A (ja) | 半導体装置およびその製造方法 | |
| JPH077768B2 (ja) | 半導体装置の製造方法 | |
| EP1840958A1 (en) | Method of producing simox wafer | |
| US4401505A (en) | Method of increasing minority carrier lifetime in silicon web or the like | |
| JP2518378B2 (ja) | 半導体装置の製造方法 | |
| JPH0422876B2 (ja) | ||
| JPH10247731A (ja) | 半導体ウエハおよびその製造方法ならびに半導体集積回路装置およびその製造方法 | |
| JPH0616498B2 (ja) | エピタキシアルウエ−ハの製造方法 | |
| JPS60176241A (ja) | 半導体基板の製造方法 | |
| JPH0434300B2 (ja) |