JPS6392030A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6392030A JPS6392030A JP61237502A JP23750286A JPS6392030A JP S6392030 A JPS6392030 A JP S6392030A JP 61237502 A JP61237502 A JP 61237502A JP 23750286 A JP23750286 A JP 23750286A JP S6392030 A JPS6392030 A JP S6392030A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、半導体装置の製造方法に関するもので、特
にＭＯＳ−ＬＳＩの製造に使用されるものである。
にＭＯＳ−ＬＳＩの製造に使用されるものである。
（従来の技術）
一般に、ＭＯＳ−ＬＳＩの半導体基板としては、Ｃ２法
で育成されたシリコン単結晶を用いており、低抵抗のシ
リコン基板上に高抵抗の半導体層をエピタキシャル成長
させたエピタキシャルウェーハ、あるいはシリコン基板
に不純物のイオン注入を行なって、この基板内部の浅い
所に導電層を形成したウェーハ等が用いられる。
で育成されたシリコン単結晶を用いており、低抵抗のシ
リコン基板上に高抵抗の半導体層をエピタキシャル成長
させたエピタキシャルウェーハ、あるいはシリコン基板
に不純物のイオン注入を行なって、この基板内部の浅い
所に導電層を形成したウェーハ等が用いられる。
ところで、上記エピタキシャルウェーハを用いた半導体
装置では、例えば第３図に示すように低抵抗のＰ＋型ウ
ェーハ１１上に高抵抗のＰ型半導体層１２をエピタキシ
ャル成長させ、このエピタキシャル層上に０ＭＯ８型の
素子を形成している。このような半導体基体１３上に形
成された半導体Ｈｆｆｉは、α線等の入射により半導体
層１２に電子が偶発的に発生した場合、この電子が抵抗
値の低いウェーハ１１側に流れ込むためラッチアップ現
象を抑制できるという効果がある。しかし、このエビタ
キシャル成長層を形成したウェーハは、通常の２〜２．
５倍の値段となりコスト高となるとともに、エピタキシ
ャル成長工程中に積層欠陥等の欠陥が導入される可能性
が高い。
装置では、例えば第３図に示すように低抵抗のＰ＋型ウ
ェーハ１１上に高抵抗のＰ型半導体層１２をエピタキシ
ャル成長させ、このエピタキシャル層上に０ＭＯ８型の
素子を形成している。このような半導体基体１３上に形
成された半導体Ｈｆｆｉは、α線等の入射により半導体
層１２に電子が偶発的に発生した場合、この電子が抵抗
値の低いウェーハ１１側に流れ込むためラッチアップ現
象を抑制できるという効果がある。しかし、このエビタ
キシャル成長層を形成したウェーハは、通常の２〜２．
５倍の値段となりコスト高となるとともに、エピタキシ
ャル成長工程中に積層欠陥等の欠陥が導入される可能性
が高い。
このようなエピタキシャルウェーハを用いないでラッチ
アップを防止する方法として、第４図に示すようにシリ
コン基板１１の表面から数μｍの深さにｍ族あるいはＶ
族のドルバントをイオン注入してｉｌ電層１４を形成す
る方法が知られている。しかし、シリコン基板１１にイ
オン注入を行なうと、注入したイオンが停止する直前に
多数の格子欠陥を発生し、注入したイオンの最が多いと
シリコン基板１１が非晶質状態となってしまう。このよ
うな状態になると熱処理を行なっても欠陥を回復できな
い。上記欠陥の回復を充分に行なうためにはイオン注入
の際のドーズ量を低く設定する必要がある。しかし、ド
ーズ量が低いと高濃度の導電層（埋め込み層）を形成す
ることができず、エピタキシャルウェーハのような充分
なラッチアップ耐性を期待することはできない。
アップを防止する方法として、第４図に示すようにシリ
コン基板１１の表面から数μｍの深さにｍ族あるいはＶ
族のドルバントをイオン注入してｉｌ電層１４を形成す
る方法が知られている。しかし、シリコン基板１１にイ
オン注入を行なうと、注入したイオンが停止する直前に
多数の格子欠陥を発生し、注入したイオンの最が多いと
シリコン基板１１が非晶質状態となってしまう。このよ
うな状態になると熱処理を行なっても欠陥を回復できな
い。上記欠陥の回復を充分に行なうためにはイオン注入
の際のドーズ量を低く設定する必要がある。しかし、ド
ーズ量が低いと高濃度の導電層（埋め込み層）を形成す
ることができず、エピタキシャルウェーハのような充分
なラッチアップ耐性を期待することはできない。
（発明が解決しようとする問題点）
上述したように、従来の半導体装置の製造方法では、ラ
ッチアップを確実に防止しようとするとコスト高となり
、低コスト化を図るとラッチアップ耐性が低下する欠点
がある。
ッチアップを確実に防止しようとするとコスト高となり
、低コスト化を図るとラッチアップ耐性が低下する欠点
がある。
従って、この発明は、上記の欠点を除去するためのもの
で、エピタキシャルウェーハと同様な特性を持った半導
体基板を低コストで形成でき、且つラッチアップも確実
に抑制できる半導体装置の製造方法を提供することであ
る。
で、エピタキシャルウェーハと同様な特性を持った半導
体基板を低コストで形成でき、且つラッチアップも確実
に抑制できる半導体装置の製造方法を提供することであ
る。
［発明の構成］
（問題点を解決するための手段）
すなわち、この発明においては、上記の目的を達成する
ために、ＭＣ７法で形成され含有酸素濃度が３． ＯＸ
１０” ａｔｍｓ／ｃ３以下のシリコン基板に、１Ｍ
ｅＶ以上の加速電圧でｍ族またはＶ族の不純物をイオン
注入し、熱処理を行なってシリコン基板中に高濃度の導
電層を形成した後、上記シリコン基板の主表面領域に半
導体素子を形成するようにしている。
ために、ＭＣ７法で形成され含有酸素濃度が３． ＯＸ
１０” ａｔｍｓ／ｃ３以下のシリコン基板に、１Ｍ
ｅＶ以上の加速電圧でｍ族またはＶ族の不純物をイオン
注入し、熱処理を行なってシリコン基板中に高濃度の導
電層を形成した後、上記シリコン基板の主表面領域に半
導体素子を形成するようにしている。
（作用）
ＭＣＺ法では熱対流を抑制できるので、固液界面が安定
し、シリコン結晶中の不純物濃度および酸素濃度の制御
が可能であり、酸素濃度が１ 、２〜１５Ｘ １０１７
ａｔｔｌｓ／ｃＩＲ３の範囲のシリコン単結晶を育成
できる。酸素を含んだウェーハに高エネルギーでイオン
注入を行なうと、イオン注入時およびその後の熱処理に
よってウェーハの表面付近に酸素を含むことに起因する
欠陥が発生するが、酸素濃度が３ Ｘ １０１ Ｔ ｃ
ｍ ′ｙ以下のつ工−ハでは高エネルギーのイオン注入
とその後の熱処理を行なっても酸素に起因する上記欠陥
は発生せず、シリコン基板中に高濃度の導電層を形成で
きエピタキシャル成長を行なったのと同様な効果を持つ
ウェーハとなる。
し、シリコン結晶中の不純物濃度および酸素濃度の制御
が可能であり、酸素濃度が１ 、２〜１５Ｘ １０１７
ａｔｔｌｓ／ｃＩＲ３の範囲のシリコン単結晶を育成
できる。酸素を含んだウェーハに高エネルギーでイオン
注入を行なうと、イオン注入時およびその後の熱処理に
よってウェーハの表面付近に酸素を含むことに起因する
欠陥が発生するが、酸素濃度が３ Ｘ １０１ Ｔ ｃ
ｍ ′ｙ以下のつ工−ハでは高エネルギーのイオン注入
とその後の熱処理を行なっても酸素に起因する上記欠陥
は発生せず、シリコン基板中に高濃度の導電層を形成で
きエピタキシャル成長を行なったのと同様な効果を持つ
ウェーハとなる。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図において、１５はＭＣＺ法で育成され酸素
濃度が３ｘ１０”ａｍ’以下のシリコン基板で、このシ
リコン基板１５に１ ＭｅＶ以上の加速電圧でｍ族また
はＶ族のドーパントをイオン注入する。次に、上記シリ
コン基板１５を７００″Ｃ以上の温度で熱処理し、上記
ドーパントを基板１５中に拡散させるとともに、上記イ
オン注入によってシリコン基板１５に生じた結晶の損１
ｎを回復させる。これによって、上記シリコン基板１５
中の比較的深い領域（３〜１０μｍが望ましい）に高濃
度の導電層１Ｇが形成される。その後、上記シリコン基
板１５の主表面領域に０ＭＯ８型の各種半導体素子を形
成する。
する。第１図において、１５はＭＣＺ法で育成され酸素
濃度が３ｘ１０”ａｍ’以下のシリコン基板で、このシ
リコン基板１５に１ ＭｅＶ以上の加速電圧でｍ族また
はＶ族のドーパントをイオン注入する。次に、上記シリ
コン基板１５を７００″Ｃ以上の温度で熱処理し、上記
ドーパントを基板１５中に拡散させるとともに、上記イ
オン注入によってシリコン基板１５に生じた結晶の損１
ｎを回復させる。これによって、上記シリコン基板１５
中の比較的深い領域（３〜１０μｍが望ましい）に高濃
度の導電層１Ｇが形成される。その後、上記シリコン基
板１５の主表面領域に０ＭＯ８型の各種半導体素子を形
成する。
このような製造方法によれば、Ｍ Ｍ １！度が３×１
０１７ａＲ”以下のウェーハでは高エネルギーのイオン
注入とその後の熱処理を行なっても酸素に起因する上記
欠陥は発生しないので、シリコン基板１５中の比較的深
い領域に高濃度の導電層１６を形成できる。従って、エ
ピタキシャルウェーハ上に０ＭＯ８型の半導体素子を形
成したと同様なラッチアップ耐性が得られる。しかもエ
ピタキシャル成長を行なう必要がないので低コスト化で
きるとともに、エピタキシャル成長工程中に積層欠陥等
の欠陥が導入される心配がない。
０１７ａＲ”以下のウェーハでは高エネルギーのイオン
注入とその後の熱処理を行なっても酸素に起因する上記
欠陥は発生しないので、シリコン基板１５中の比較的深
い領域に高濃度の導電層１６を形成できる。従って、エ
ピタキシャルウェーハ上に０ＭＯ８型の半導体素子を形
成したと同様なラッチアップ耐性が得られる。しかもエ
ピタキシャル成長を行なう必要がないので低コスト化で
きるとともに、エピタキシャル成長工程中に積層欠陥等
の欠陥が導入される心配がない。
なお、上記実施例ではシリコン基板１５がＰ型の場合を
例に取って説明したがＮ型であっても良いのはもちろん
である。
例に取って説明したがＮ型であっても良いのはもちろん
である。
この発明の効果を示すために、ＭＣＺ法およびＣＺ法で
育成したシリコン単結晶から切り出した（１００）面の
Ｐ型シリコンウェーハ（比抵抗ρ３＝６〜８Ω・ｃｍ）
で、酸素濃度が異なるものを数種類用意して実験を行な
った。上記シリコンウェーハの酸素濃度を赤外吸収法で
測定した結果を下表−１に示す。
育成したシリコン単結晶から切り出した（１００）面の
Ｐ型シリコンウェーハ（比抵抗ρ３＝６〜８Ω・ｃｍ）
で、酸素濃度が異なるものを数種類用意して実験を行な
った。上記シリコンウェーハの酸素濃度を赤外吸収法で
測定した結果を下表−１に示す。
この際、酸素濃度の測定は、１１０６ｃｍ゛１の赤外吸
収光の室温での吸収計数をαとし、「酸素淵度工αＸ３
． ＯＩ Ｘ １０１ ’ ａｔｍｓ／ｃｍ３Ｊとして
算出した。
収光の室温での吸収計数をαとし、「酸素淵度工αＸ３
． ＯＩ Ｘ １０１ ’ ａｔｍｓ／ｃｍ３Ｊとして
算出した。
上記４種類のシリコンウェーハにボロンＢ＋を加速電ｆ
ｆ１ＭｅＶｒドーＸＭ２Ｘ１０１３／ｃｍ２程度イオン
注入し、その後、７００℃の温度で１６時間熱処理を行
なった。これらのウェーハの表面を拡がり抵抗で測定し
て抵抗の面内均一性を調べた結果第２図に示すようにな
った。第２図かられかるように、酸素濃度が３．０×１
０” ’ ａｔｍｓ／ｃｍ３より大きい試料（Ｎｏ、３
゜Ｎｏ、４）では面内均一性が悪くなるとともに抵抗値
が大きく変動した。これに対し、酸素濃度が３ 、 Ｏ
ｘ １０１７ａｔｍｓ／ａｍ３以下の試料（Ｎｏ。
ｆ１ＭｅＶｒドーＸＭ２Ｘ１０１３／ｃｍ２程度イオン
注入し、その後、７００℃の温度で１６時間熱処理を行
なった。これらのウェーハの表面を拡がり抵抗で測定し
て抵抗の面内均一性を調べた結果第２図に示すようにな
った。第２図かられかるように、酸素濃度が３．０×１
０” ’ ａｔｍｓ／ｃｍ３より大きい試料（Ｎｏ、３
゜Ｎｏ、４）では面内均一性が悪くなるとともに抵抗値
が大きく変動した。これに対し、酸素濃度が３ 、 Ｏ
ｘ １０１７ａｔｍｓ／ａｍ３以下の試料（Ｎｏ。
１、Ｎｏ、２）では抵抗値の均一性は良好である。
また、上記サンプルの断面ＴＥＭ
（Ｔ ｒａｎｓｍｉｓｓｉｏｎ Ｅ ＋ｅｃｔｒｏｎ
Ｍ １ｃｒｏｓｃｏｐｅ ）観察を行なったところ、酸
素濃度が３．ＯｘＯｘ１０１ｙａｔ／ Ｃｍ ３以下の
試料（Ｎｏ、１．Ｎｏ、２）では欠陥は見られず、３．
ＯＸｌ ０１ ’ ａｔｍｓ／Ｃｍ３以上の試料（Ｎ
ｏ、３．Ｎｏ、４）では微少転位ループ等の欠陥が見ら
れた。
Ｍ １ｃｒｏｓｃｏｐｅ ）観察を行なったところ、酸
素濃度が３．ＯｘＯｘ１０１ｙａｔ／ Ｃｍ ３以下の
試料（Ｎｏ、１．Ｎｏ、２）では欠陥は見られず、３．
ＯＸｌ ０１ ’ ａｔｍｓ／Ｃｍ３以上の試料（Ｎ
ｏ、３．Ｎｏ、４）では微少転位ループ等の欠陥が見ら
れた。
次に、酸素濃度が１．５〜３．０Ｘ１０１７ａｔｌｌｓ
／ Ｃｍ ３のＭＣＺ法で育成されたシリコンウェーハ
を用いて上記と同様なイオン注入を行なったシリコン基
板（実施例）を形成した。また、比較の対象としてＣ７
法で育成したシリコン単結晶から切り出された（１００
）面のボロンがドープされたＰ１シリコンウェーハ（酸
素濃度１０Ｘ１０１７ａｔｌｌｌｓ／Ｃｍ３ ）にエビ
ター１” シｔ ／Ｌｚ成長ヲ行ない、厚さ５μｍのＰ
型シリコン層を形成したシリコン基板（比較例１）を形
成した。さらに、Ｃ７法で育成したシリコン単結晶から
切り出された（１００）面のシリコンウェーハにボロン
をドープしたＰ＋のシリコン基板（比較例２）を形成し
た。
／ Ｃｍ ３のＭＣＺ法で育成されたシリコンウェーハ
を用いて上記と同様なイオン注入を行なったシリコン基
板（実施例）を形成した。また、比較の対象としてＣ７
法で育成したシリコン単結晶から切り出された（１００
）面のボロンがドープされたＰ１シリコンウェーハ（酸
素濃度１０Ｘ１０１７ａｔｌｌｌｓ／Ｃｍ３ ）にエビ
ター１” シｔ ／Ｌｚ成長ヲ行ない、厚さ５μｍのＰ
型シリコン層を形成したシリコン基板（比較例１）を形
成した。さらに、Ｃ７法で育成したシリコン単結晶から
切り出された（１００）面のシリコンウェーハにボロン
をドープしたＰ＋のシリコン基板（比較例２）を形成し
た。
そして、上記のようにして形成した各シリコン基板の主
表面領域に６４にのスタティックＲＡ Ｍを形成し、電
気的特性（ソフトエラー、Ｐ−Ｎジャンクション間のリ
ーク特性、およびラッチアップ耐性）を調べた。この結
果、下表−２に示すように比較例２に比して実施例およ
び比較例１は全てに渡って良好であった。
表面領域に６４にのスタティックＲＡ Ｍを形成し、電
気的特性（ソフトエラー、Ｐ−Ｎジャンクション間のリ
ーク特性、およびラッチアップ耐性）を調べた。この結
果、下表−２に示すように比較例２に比して実施例およ
び比較例１は全てに渡って良好であった。
表−２
これによって、ＭＣＺ法で育成し酸素濃度が３、 ＯＸ
１０” ７ ａｔｍｓ／ｃｍ３以下のシリコンウェー
ハに高エネルギーのイオン注入を行なうと、エピタキシ
ャルウェー八と同様な特性を持つことがわかる。
１０” ７ ａｔｍｓ／ｃｍ３以下のシリコンウェー
ハに高エネルギーのイオン注入を行なうと、エピタキシ
ャルウェー八と同様な特性を持つことがわかる。
このように、ＭＣＺ法で育成され酸素８度が３、 ＯＸ
１０１７ ａｔｍｓ／ｃｍ３以下ノシリコンウ工−ハ
に高エネルギーのイオン注入を行なうと、酸素に起因す
る欠陥を発生することなくウェーハ内に深く且つ高濃度
に不純物をドーピングすることができ、０ＭＯ８等の半
導体装置においてラッチアップ対策として有効である。
１０１７ ａｔｍｓ／ｃｍ３以下ノシリコンウ工−ハ
に高エネルギーのイオン注入を行なうと、酸素に起因す
る欠陥を発生することなくウェーハ内に深く且つ高濃度
に不純物をドーピングすることができ、０ＭＯ８等の半
導体装置においてラッチアップ対策として有効である。
しかも、この技術はエピタキシャルウェーハを用いるよ
りも低コストである。
りも低コストである。
さらに、高エネルギーでのイオン注入を部分的に行なえ
ば、現在は埋め込みとエピタキシャル成長の２工程を必
要とするＢ ｉ−０ＭＯ８構造の製造を、高エネルギー
でイオン注入する１工程のみで形成できる。
ば、現在は埋め込みとエピタキシャル成長の２工程を必
要とするＢ ｉ−０ＭＯ８構造の製造を、高エネルギー
でイオン注入する１工程のみで形成できる。
［発明の効果］
以上説明したようにこの発明によれば、エピタキシャル
ウェーハと同様な特性を持った半導体基板を低コストで
形成でき、且つラッチアップも確実に抑制できる半導体
装置の製造方法が得られる。
ウェーハと同様な特性を持った半導体基板を低コストで
形成でき、且つラッチアップも確実に抑制できる半導体
装置の製造方法が得られる。
第１図はこの発明の一実論例に係わる半導体装置の製造
方法について説明するための図、第２図は各酸素濃度の
ウェーハ表面における抵抗の面内均一性を示す図、第３
図および第４図はそれぞれ従来の半導体Ｅｌの製造方法
について説明するための図である。
方法について説明するための図、第２図は各酸素濃度の
ウェーハ表面における抵抗の面内均一性を示す図、第３
図および第４図はそれぞれ従来の半導体Ｅｌの製造方法
について説明するための図である。
Claims (2)
- （１）ＭＣＺ法で育成され酸素濃度が３× １０＾１＾７ｃｍ＾−＾３以下のシリコン基板に１Ｍｅ
Ｖ以上の加速電圧でIII族またはＶ族のドーパントをイ
オン注入する工程と、このイオン注入後に熱処理を行な
つて上記ドーパントを拡散させることによりシリコン基
板中に高濃度の導電層を形成する工程と、上記シリコン
基板の主表面領域に半導体素子を形成する工程とを具備
することを特徴とする半導体装置の製造方法。 - （２）前記熱処理は、７００℃以上の温度で行なうこと
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61237502A JPS6392030A (ja) | 1986-10-06 | 1986-10-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61237502A JPS6392030A (ja) | 1986-10-06 | 1986-10-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6392030A true JPS6392030A (ja) | 1988-04-22 |
Family
ID=17016266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61237502A Pending JPS6392030A (ja) | 1986-10-06 | 1986-10-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6392030A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205018A (ja) * | 1989-02-03 | 1990-08-14 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH03181125A (ja) * | 1989-12-11 | 1991-08-07 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH0411736A (ja) * | 1990-04-28 | 1992-01-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH04212417A (ja) * | 1990-03-27 | 1992-08-04 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH05291513A (ja) * | 1992-02-14 | 1993-11-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH06338506A (ja) * | 1993-05-28 | 1994-12-06 | Nec Corp | 半導体基板およびその製造方法 |
| US5874772A (en) * | 1996-05-20 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
-
1986
- 1986-10-06 JP JP61237502A patent/JPS6392030A/ja active Pending
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