JPS6062111A - 半導体基体の製造方法 - Google Patents
半導体基体の製造方法Info
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- JPS6062111A JPS6062111A JP58169888A JP16988883A JPS6062111A JP S6062111 A JPS6062111 A JP S6062111A JP 58169888 A JP58169888 A JP 58169888A JP 16988883 A JP16988883 A JP 16988883A JP S6062111 A JPS6062111 A JP S6062111A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体基体の製造方法に関し、特にＭＯ８ＬＳ
Ｉの製造に適した半導体基体の製造方法に係る。
Ｉの製造に適した半導体基体の製造方法に係る。
〔発明の技術的背景とその問題点３
ＭＯ８ＬＳＩ等の半導体装置の製造に用いられる半導体
基体としては、従来よシ半導体基板（ウニ・・）の内部
に微小欠陥を形成し、表面付近を無欠陥にしたインドリ
シック・ゲッタリング（ＩＧ）作用を有するＩＧラウェ
・、或いは低抵抗の半導体基板上に高抵抗の半導体層を
エビ２キシヤル成長させたエピタキシャルウェハ、が知
られている。
基体としては、従来よシ半導体基板（ウニ・・）の内部
に微小欠陥を形成し、表面付近を無欠陥にしたインドリ
シック・ゲッタリング（ＩＧ）作用を有するＩＧラウェ
・、或いは低抵抗の半導体基板上に高抵抗の半導体層を
エビ２キシヤル成長させたエピタキシャルウェハ、が知
られている。
前者のＩＧラウェ・はゲッタリング作用を内部に有し、
プロセスによシその能力は失なわれず、Ｏ８Ｆの発生を
防止できるので、接合リーグ防止等に効果がみられる。
プロセスによシその能力は失なわれず、Ｏ８Ｆの発生を
防止できるので、接合リーグ防止等に効果がみられる。
一方、エピタキシャルウェハは基板抵抗を下げることに
よシ、基板側でのライフタイムを極端に下げることが可
能であシ、基板内に偶発的に発生する電子の拡散長を下
げるため、ポーズタイムに対して効果がみられる。
よシ、基板側でのライフタイムを極端に下げることが可
能であシ、基板内に偶発的に発生する電子の拡散長を下
げるため、ポーズタイムに対して効果がみられる。
そこで、最近、両者の特性を生かすために第１図に示す
如く内部に微小欠陥１・・・を形成した低抵抗の例えば
ｐ型ＩＧウェハ２の表面上に高抵抗のｐ型半導体層３を
エピタキシャル成長させた半導体基体が提案されている
。こうした半導体基体ではＩＧ効果のために半導体層３
中にみられる積層欠陥やシャロービットも減少し、半導
体層３の完全性も向上する。
如く内部に微小欠陥１・・・を形成した低抵抗の例えば
ｐ型ＩＧウェハ２の表面上に高抵抗のｐ型半導体層３を
エピタキシャル成長させた半導体基体が提案されている
。こうした半導体基体ではＩＧ効果のために半導体層３
中にみられる積層欠陥やシャロービットも減少し、半導
体層３の完全性も向上する。
しかしながら、上記構造の半導体基体でＩ’ｊ：第２図
に示す如くｐ型のＩＧウェハとｐ型半導体層との接合で
のポテンシャル障壁が大きいため、α線等の入射によシ
半導体層３に電子が偶発的に発生した場合、該電子は前
記接合で半導体層３側に追い返され、ＩＧウェハ２側へ
の拡散が阻止される。その結果、α線の入射によるソフ
トエラーに対しては単なるＩＧウェハよシ悪い結果を示
す欠点があった。
に示す如くｐ型のＩＧウェハとｐ型半導体層との接合で
のポテンシャル障壁が大きいため、α線等の入射によシ
半導体層３に電子が偶発的に発生した場合、該電子は前
記接合で半導体層３側に追い返され、ＩＧウェハ２側へ
の拡散が阻止される。その結果、α線の入射によるソフ
トエラーに対しては単なるＩＧウェハよシ悪い結果を示
す欠点があった。
本発明はＩＧウェ八へエピタキシャルウェハの両者の優
れた特性を備えた半導体基体を簡単な工程で製造し得る
方法を提供しようとするものである。
れた特性を備えた半導体基体を簡単な工程で製造し得る
方法を提供しようとするものである。
本発明は低抵抗の半導体基板主面に該基板中のドーＡ？
ントと反対導電型の不純物をピーク値でドーパントの濃
度と等しいか、それ以下の濃度になるようにイオン注入
する工程と、６００〜９００℃の温度で熱処理する工程
と、この基板主面に高抵抗の単結晶半導体薄膜を形成す
ることを特徴とするものである。こうした方法によれば
、低抵抗の半導体基板の主表面に所定厚さの高抵抗層が
設けられ、かつ該高抵抗層の表面から内部側に高密度微
小欠陥領域が設けられ、更に該基板主面上に無欠陥の高
抵抗単結晶半導体薄層を形成した構造の半導体基体を得
ることができる。したがって、前記高抵抗の半導体薄層
と高抵抗層からなる高抵抗部分にα線等の入射によル偶
発的に電子が発生した場合、高抵抗部分（基板主表面の
高抵抗層）にも高密度微小欠陥が存在するため、前記電
子は容易に高密度微小欠陥にゲッタリングされ、ソフト
エラーを回避でき、しかも基板の大部分が低抵抗である
ためポーズタイムに対して有効である等の効果を有する
。
ントと反対導電型の不純物をピーク値でドーパントの濃
度と等しいか、それ以下の濃度になるようにイオン注入
する工程と、６００〜９００℃の温度で熱処理する工程
と、この基板主面に高抵抗の単結晶半導体薄膜を形成す
ることを特徴とするものである。こうした方法によれば
、低抵抗の半導体基板の主表面に所定厚さの高抵抗層が
設けられ、かつ該高抵抗層の表面から内部側に高密度微
小欠陥領域が設けられ、更に該基板主面上に無欠陥の高
抵抗単結晶半導体薄層を形成した構造の半導体基体を得
ることができる。したがって、前記高抵抗の半導体薄層
と高抵抗層からなる高抵抗部分にα線等の入射によル偶
発的に電子が発生した場合、高抵抗部分（基板主表面の
高抵抗層）にも高密度微小欠陥が存在するため、前記電
子は容易に高密度微小欠陥にゲッタリングされ、ソフト
エラーを回避でき、しかも基板の大部分が低抵抗である
ためポーズタイムに対して有効である等の効果を有する
。
上記半導体基板としてはｐ型、ｎ型いずれでもよく、そ
の不純物濃度はｌ×１０ ／ｃｒｎ以上であることが望
ましい。
の不純物濃度はｌ×１０ ／ｃｒｎ以上であることが望
ましい。
上記ドーパントと反対導電型の不純物のイオン注入は半
導体基板の主表面に高抵抗層を形成するために行なう。
導体基板の主表面に高抵抗層を形成するために行なう。
かかるイオン注入時のピーク値は半導体基板中のドーノ
クント濃度以下にする必要がある。この理由は不純物の
イオン注入ピーク値がドー・ぐント濃度を越えると、半
導体基板主面に該基板に対して逆導電型の高抵抗層が形
成されるからである。
クント濃度以下にする必要がある。この理由は不純物の
イオン注入ピーク値がドー・ぐント濃度を越えると、半
導体基板主面に該基板に対して逆導電型の高抵抗層が形
成されるからである。
上記熱処理は半導体基板全体に爾密度欠陥を発生すると
共に、既にイオン注入した不純物を活性化して半導体基
板の主表面に高抵抗層を形成するために行なう。この熱
処理温度が６０’０〜９００℃の範囲を逸脱すると、前
記作用を十分達成できなくなる。また、不純物の活性化
の観点からでは、６００℃未満では十分な活性化を図る
ことが難しく、かといって９００℃を越えると、不純物
の拡散等が生じて基板主表面に厚い高抵抗層を形成され
、基板として低抵抗のものを使用することによる効果が
損なわれる。
共に、既にイオン注入した不純物を活性化して半導体基
板の主表面に高抵抗層を形成するために行なう。この熱
処理温度が６０’０〜９００℃の範囲を逸脱すると、前
記作用を十分達成できなくなる。また、不純物の活性化
の観点からでは、６００℃未満では十分な活性化を図る
ことが難しく、かといって９００℃を越えると、不純物
の拡散等が生じて基板主表面に厚い高抵抗層を形成され
、基板として低抵抗のものを使用することによる効果が
損なわれる。
上記高抵抗の単結晶薄層は５Ｘ１０／ｃｒｎ以下にする
ことが望ましい。こうした高抵抗の単結晶半導体薄層は
例えばエピタキシャル成長法等によ多形成される。
ことが望ましい。こうした高抵抗の単結晶半導体薄層は
例えばエピタキシャル成長法等によ多形成される。
なお、半導体基板の主面にその中のドー・セントと反対
導電型の不純物と同時に、電気的に不活性な不純物、例
えばＨ、Ｃ＋ Ｎ 、 Ｏ、Ａｒ、Ｘｅ＋Ｋｒ 、 Ｎ
ｅなどの少なくとも一種をイオン注入して半導体基板の
主表面に多数の欠陥を発生させてもよい。このような方
法を採用すれば、よシ一層ｒ２タリング作用の優れた半
導体基体を得ることかできる。かかる電気的に不活性な
不純物は１ｘｌ’Ｏ／ｃｒｎ以上のドーズＩでイオン注
入することが望ましい。
導電型の不純物と同時に、電気的に不活性な不純物、例
えばＨ、Ｃ＋ Ｎ 、 Ｏ、Ａｒ、Ｘｅ＋Ｋｒ 、 Ｎ
ｅなどの少なくとも一種をイオン注入して半導体基板の
主表面に多数の欠陥を発生させてもよい。このような方
法を採用すれば、よシ一層ｒ２タリング作用の優れた半
導体基体を得ることかできる。かかる電気的に不活性な
不純物は１ｘｌ’Ｏ／ｃｒｎ以上のドーズＩでイオン注
入することが望ましい。
次に、本発明の実施例を図面を参照して説明する。
（１） まず、第３図（ａ）に示す如く、ＣＺ法で育成
した単結晶シリコンインゴットから切シ出された比抵抗
０．１Ωｍのボロンドーズのｐ１型シリコン基板１１を
用意した。このシリコン基板１１の初期酸素濃度、炭素
濃度を赤外線吸収法で測定したところ、夫々ＩＸ １０
７ｃｍ 、 ２Ｘ１０ ／ｌｔｎ であった。
した単結晶シリコンインゴットから切シ出された比抵抗
０．１Ωｍのボロンドーズのｐ１型シリコン基板１１を
用意した。このシリコン基板１１の初期酸素濃度、炭素
濃度を赤外線吸収法で測定したところ、夫々ＩＸ １０
７ｃｍ 、 ２Ｘ１０ ／ｌｔｎ であった。
（ｉｌ）次いで、シリコン基板１１の主面に該基板１１
中のドーズ４ント（ポロン）と反対導電型（ｎ型）の不
純物、例えばリンを加速電圧２００ ｋｅ’Ｖ、ドーズ
量６ Ｘ １０ ７ｃｍの条件でイオン注入した（第３
図（ｂ）図示）。
中のドーズ４ント（ポロン）と反対導電型（ｎ型）の不
純物、例えばリンを加速電圧２００ ｋｅ’Ｖ、ドーズ
量６ Ｘ １０ ７ｃｍの条件でイオン注入した（第３
図（ｂ）図示）。
つづいて、シ、リコン基板１１を７００℃の温度下にて
１６時間熱処理した。この時、基板１１全体に高密度の
微小欠陥１２・・・が発生した。同時、イオン注入され
たリンが活性化された。リンはｎ型のドーズ４ントであ
るから、基板１１の主表面はｎ型ドー・ぐントでｐ型ド
ーパントが打ち消され、微小欠陥１２・・・を含んだｐ
型の高抵抗層１３が形成さＡ’第３図（ｃ）図示）。実
際、イオン注入を施・した基板１１の主表面（高抵抗層
１３）の抵抗値は２０側以上であった。
１６時間熱処理した。この時、基板１１全体に高密度の
微小欠陥１２・・・が発生した。同時、イオン注入され
たリンが活性化された。リンはｎ型のドーズ４ントであ
るから、基板１１の主表面はｎ型ドー・ぐントでｐ型ド
ーパントが打ち消され、微小欠陥１２・・・を含んだｐ
型の高抵抗層１３が形成さＡ’第３図（ｃ）図示）。実
際、イオン注入を施・した基板１１の主表面（高抵抗層
１３）の抵抗値は２０側以上であった。
（ｉｉ［） 次いで、シリコン基板１１の主面に５ｉＨ
２Ｃｔ２によるエピタキシャル成長によって例えば比抵
抗５Ω鋸、厚さ６μｍの高抵抗で無欠陥のｐ型車結晶シ
リコン薄層１４を形成して半導体基体を製造した（第３
図（ｄ）。
２Ｃｔ２によるエピタキシャル成長によって例えば比抵
抗５Ω鋸、厚さ６μｍの高抵抗で無欠陥のｐ型車結晶シ
リコン薄層１４を形成して半導体基体を製造した（第３
図（ｄ）。
第４図図示）。なお、第４図は第３図（ｄ）の半導体基
体の拡大断面図である。
体の拡大断面図である。
しかして、本発明方法によシ製造された半導体基体は第
４図に示す如く低抵抗のｐ型シリコン基板１１の主表面
に例えば１．５μｍ程度の厚さの高抵抗層１３が設けら
れ、かつ該高抵抗層１３表面から内部全体に高密度の微
小欠陥１２・・・が形成され、更に高抵抗層１３側の表
面に高抵抗で無欠陥のｐ型車結晶シリコン薄層１４（厚
さ６μｍ）が形成された構造になっている。
４図に示す如く低抵抗のｐ型シリコン基板１１の主表面
に例えば１．５μｍ程度の厚さの高抵抗層１３が設けら
れ、かつ該高抵抗層１３表面から内部全体に高密度の微
小欠陥１２・・・が形成され、更に高抵抗層１３側の表
面に高抵抗で無欠陥のｐ型車結晶シリコン薄層１４（厚
さ６μｍ）が形成された構造になっている。
このため、半導体基体のｐ型車結晶シリコン薄層１４に
α線の入射によシミ子が偶発的に発生した場合、その下
の高抵抗層１３にも高密度の微小欠陥１２・・・が形成
されておシ１第５図に示す如く無欠陥領域と高密度無欠
陥領域の界面に大きなポテンシャル障壁が存在しないの
で、前記電子は容易に高密度の微小欠陥にゲッタリング
され、ソフトエラーを効果的に回避できる。
α線の入射によシミ子が偶発的に発生した場合、その下
の高抵抗層１３にも高密度の微小欠陥１２・・・が形成
されておシ１第５図に示す如く無欠陥領域と高密度無欠
陥領域の界面に大きなポテンシャル障壁が存在しないの
で、前記電子は容易に高密度の微小欠陥にゲッタリング
され、ソフトエラーを効果的に回避できる。
また、シリコン基板１ノの大部分は低抵抗であるため、
基板側でのライフタイムを極端に下げることが可能であ
シ、基板１１内に偶発的に発生する電子の拡散長を下げ
ることから、ポーズタイムに対して効果がみられる。
基板側でのライフタイムを極端に下げることが可能であ
シ、基板１１内に偶発的に発生する電子の拡散長を下げ
ることから、ポーズタイムに対して効果がみられる。
事実、本発明方法で製造された半導体基体の高抵抗ｐ型
車結晶シリコン薄層に６４にダイナミックＲＡＭを製作
し、該ＲＡＭの特性を評価したところ、ソフトエラー、
Ｉ−ズタイム、 ｐ−ｎジャンクション・リークに対し
、通常のｐ型のウェハ及びｐ型のエピタキシャルウェハ
に使用した場合よシも２〜３倍の良好な結果が得られ、
はぼＩＧウェハと同等であった。一方、パンシアツブテ
スト（基板電位変動効果）に対しては、通常のｐ型のウ
ェハ、ｐ型のＩＧウェハよシ２倍以上程度良い結果が得
られ、はぼエピタキシャルウェハと同等であった。
車結晶シリコン薄層に６４にダイナミックＲＡＭを製作
し、該ＲＡＭの特性を評価したところ、ソフトエラー、
Ｉ−ズタイム、 ｐ−ｎジャンクション・リークに対し
、通常のｐ型のウェハ及びｐ型のエピタキシャルウェハ
に使用した場合よシも２〜３倍の良好な結果が得られ、
はぼＩＧウェハと同等であった。一方、パンシアツブテ
スト（基板電位変動効果）に対しては、通常のｐ型のウ
ェハ、ｐ型のＩＧウェハよシ２倍以上程度良い結果が得
られ、はぼエピタキシャルウェハと同等であった。
なお、上記実施例ではｐ型の半導体基体の製造について
説明しだが、ｎ型の半導体基体の製造にも同様に適用で
きる。
説明しだが、ｎ型の半導体基体の製造にも同様に適用で
きる。
以上詳述した如く、本発明によればＩＧラウェ・とエピ
タキシャルウニ・・の両者の優れた特性を兼ね備えた半
導体基体を極めて簡単な工程で製造でき、ひいては優れ
た素子特性をもつ６４Ｋ。
タキシャルウニ・・の両者の優れた特性を兼ね備えた半
導体基体を極めて簡単な工程で製造でき、ひいては優れ
た素子特性をもつ６４Ｋ。
２５６にのダイナミックＲＡＭ１６４ Ｋスタティック
ＲＡＭＪどのＬＳＩの製造に有効に適用できる等顕著な
効果を有する。
ＲＡＭＪどのＬＳＩの製造に有効に適用できる等顕著な
効果を有する。
第１図は従来の半導体基体を示す断面図、第２図は従来
の半導体基体の問題点を説明するためのポテンシャル分
布図、第３図（、）〜（ｄ）は本発明の実施例における
半導体基体の製造工程を示す断面図、第４図は第３図（
ｄ）の半導体基体の拡大断面図、第５図は本発明方法で
製造された半導体基体のポテンシャル分布図である。 １１・・・ｐ型シリコン基板、１２・・・微小欠陥、１
３・・・高抵抗層、１４・・・高抵抗のｐ型車結晶シリ
コン薄層。 出願人代理人 弁理士 鈴 江 武 彦第２図 深 こ 第３図 第４図 Ｚ − 第５図
の半導体基体の問題点を説明するためのポテンシャル分
布図、第３図（、）〜（ｄ）は本発明の実施例における
半導体基体の製造工程を示す断面図、第４図は第３図（
ｄ）の半導体基体の拡大断面図、第５図は本発明方法で
製造された半導体基体のポテンシャル分布図である。 １１・・・ｐ型シリコン基板、１２・・・微小欠陥、１
３・・・高抵抗層、１４・・・高抵抗のｐ型車結晶シリ
コン薄層。 出願人代理人 弁理士 鈴 江 武 彦第２図 深 こ 第３図 第４図 Ｚ − 第５図
Claims (3)
- （１）低抵抗の半導体基板主面に該基板中のドーパント
と反対導電型の不純物をピーク値でドー・ヤントの濃度
と等しいか、それ以下の濃度になるようにイオン注入す
る工程と、６００〜９００℃の温度で熱処理する工程と
、この基板主面に高抵抗の単結晶半導体薄膜を形成する
工程とを具備したことを特徴とする半導体基体の製造方
法。 - （２）半導体基板の不純物濃度が１×１０＾以上で、単
結晶半導体薄層の不純物濃度が５×１０１５／ｃｍ’以
下であることを特徴とする特許請求の範囲第１項記載の
半導体基体の製造方法。 - （３）半導体基板主面にドーノ（ントと反対導電型の不
純物と共にＨ、Ｃ、Ｎ ＩＯ＊ Ａｒ ＊ Ｘｅ 。 Ｋｒ 、 Ｎｅのうちの少なくとも１種以上をイオン注
入することを特徴とする特許請求の範囲第１項記載の半
導体基体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169888A JPS6062111A (ja) | 1983-09-14 | 1983-09-14 | 半導体基体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169888A JPS6062111A (ja) | 1983-09-14 | 1983-09-14 | 半導体基体の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6062111A true JPS6062111A (ja) | 1985-04-10 |
Family
ID=15894814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169888A Pending JPS6062111A (ja) | 1983-09-14 | 1983-09-14 | 半導体基体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6062111A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213166A (ja) * | 1986-03-13 | 1987-09-19 | Nec Corp | 縦型高耐圧ｍｏｓｆｅｔ |
| JPH05175477A (ja) * | 1991-12-26 | 1993-07-13 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1983
- 1983-09-14 JP JP58169888A patent/JPS6062111A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213166A (ja) * | 1986-03-13 | 1987-09-19 | Nec Corp | 縦型高耐圧ｍｏｓｆｅｔ |
| JPH05175477A (ja) * | 1991-12-26 | 1993-07-13 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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