JPH07161724A - シリコン半導体基板 - Google Patents
シリコン半導体基板Info
- Publication number
- JPH07161724A JPH07161724A JP31143093A JP31143093A JPH07161724A JP H07161724 A JPH07161724 A JP H07161724A JP 31143093 A JP31143093 A JP 31143093A JP 31143093 A JP31143093 A JP 31143093A JP H07161724 A JPH07161724 A JP H07161724A
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- JP
- Japan
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- silicon substrate
- trenches
- polycrystalline silicon
- film
- silicon film
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- Pending
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Abstract
(57)【要約】
【目的】半導体基板のゲッタリング能力を向上させる。
【構成】選択エッチングを用いて、シリコン基板１の裏
面に複数の溝３を設けこの溝３上にＣＶＤ法により多結
晶シリコン膜４を堆積する。
面に複数の溝３を設けこの溝３上にＣＶＤ法により多結
晶シリコン膜４を堆積する。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子を形成するシ
リコン半導体基板に関し、特にゲッタリングを目的とし
た多結晶シリコン膜を裏面に形成するシリコン半導体基
板に関する。
リコン半導体基板に関し、特にゲッタリングを目的とし
た多結晶シリコン膜を裏面に形成するシリコン半導体基
板に関する。
【０００２】
【従来の技術】半導体装置の製造プロセス中に混入する
重金属不純物をシリコン半導体基板（以下シリコン基板
という）の半導体素子形成領域から取り除くゲッタリン
グ方法としてはイントリンシックゲッタリング（ＩＧ）
とイクストリンシックゲッタリング（ＥＧ）がある。以
下多結晶シリコン膜を用いたＥＧについて説明する。
重金属不純物をシリコン半導体基板（以下シリコン基板
という）の半導体素子形成領域から取り除くゲッタリン
グ方法としてはイントリンシックゲッタリング（ＩＧ）
とイクストリンシックゲッタリング（ＥＧ）がある。以
下多結晶シリコン膜を用いたＥＧについて説明する。
【０００３】従来の多結晶シリコン膜を用いたＥＧの技
術は、図２に示す様に、平坦なシリコン基板１の裏面に
多結晶シリコン膜４Ａを堆積したものである。シリコン
基板１は単結晶である為、結晶欠陥がほとんどないのに
対し、多結晶シリコン膜は多結晶である為、結晶欠陥が
あり、特に結晶粒界及び単結晶シリコンとの界面におい
ては、結晶欠陥が高密度に存在している。金属原子は結
晶欠陥のある所に移動し易い性質を持つので、半導体素
子形成中の熱処理過程でシリコン基板中に含まれる重金
属不純物は多結晶シリコン膜の結晶粒界及び、単結晶シ
リコンとの界面に捕獲（ゲッタリング）される。従って
結晶粒界が高密度な多結晶シリコン膜を形成すること、
単結晶シリコンと多結晶シリコンとの接触面積を大きく
することによってゲッタリング能力は向上する。
術は、図２に示す様に、平坦なシリコン基板１の裏面に
多結晶シリコン膜４Ａを堆積したものである。シリコン
基板１は単結晶である為、結晶欠陥がほとんどないのに
対し、多結晶シリコン膜は多結晶である為、結晶欠陥が
あり、特に結晶粒界及び単結晶シリコンとの界面におい
ては、結晶欠陥が高密度に存在している。金属原子は結
晶欠陥のある所に移動し易い性質を持つので、半導体素
子形成中の熱処理過程でシリコン基板中に含まれる重金
属不純物は多結晶シリコン膜の結晶粒界及び、単結晶シ
リコンとの界面に捕獲（ゲッタリング）される。従って
結晶粒界が高密度な多結晶シリコン膜を形成すること、
単結晶シリコンと多結晶シリコンとの接触面積を大きく
することによってゲッタリング能力は向上する。
【０００４】接触面積を大きくする方法としては、Ｓｉ
Ｏ2 粒子をシリコン基板の裏面に打ち込み、歪みを付け
るサンドブラスト法や、特開昭６１−１９３４５７号公
報に記載されているように、シリコン基板裏面を不活性
ガスを用いてスパッタリングすることによって歪みを付
けこの上に多結晶シリコン膜を堆積する方法等がある。
Ｏ2 粒子をシリコン基板の裏面に打ち込み、歪みを付け
るサンドブラスト法や、特開昭６１−１９３４５７号公
報に記載されているように、シリコン基板裏面を不活性
ガスを用いてスパッタリングすることによって歪みを付
けこの上に多結晶シリコン膜を堆積する方法等がある。
【０００５】
【発明が解決しようとする課題】前述したサンドプラス
ト法によってシリコン基板に歪みを付け、ここに堆積す
る多結晶シリコン膜との接触面積を大きくする技術で
は、歪付として用いるＳｉＯ2 粒子に含まれる重金属原
子がプロセス中の汚染源となる。またシリコン基板裏面
に打ち込まれたＳｉＯ2 粒子は、ＬＳＩの製造プロセス
を経るつれて外部に露出して放出され、パーティクルと
なる。これらは、フォトリソグラフィー工程でパターン
異常を発生させたり、ＣＶＤ工程で堆積膜の異常成長等
を引き起こし、ＬＳＩの不良原因となる。
ト法によってシリコン基板に歪みを付け、ここに堆積す
る多結晶シリコン膜との接触面積を大きくする技術で
は、歪付として用いるＳｉＯ2 粒子に含まれる重金属原
子がプロセス中の汚染源となる。またシリコン基板裏面
に打ち込まれたＳｉＯ2 粒子は、ＬＳＩの製造プロセス
を経るつれて外部に露出して放出され、パーティクルと
なる。これらは、フォトリソグラフィー工程でパターン
異常を発生させたり、ＣＶＤ工程で堆積膜の異常成長等
を引き起こし、ＬＳＩの不良原因となる。
【０００６】また不活性ガスを用いたスパッタ法により
シリコン基板裏面に歪みを形成し、ここに多結晶シリコ
ン膜を堆積する技術では、スパッタ中に装置に使用され
ている重金属がシリコン基板中に混入し、これがプロセ
ス中の汚染源となる。
シリコン基板裏面に歪みを形成し、ここに多結晶シリコ
ン膜を堆積する技術では、スパッタ中に装置に使用され
ている重金属がシリコン基板中に混入し、これがプロセ
ス中の汚染源となる。
【０００７】サンドブラスト法及びスパッタ法を用いた
ゲッタリング方法は、上述した様な不利な点が多く、微
細な構造を有する超ＬＳＩ素子を形成する為の半導体基
板への適用には不向きである。
ゲッタリング方法は、上述した様な不利な点が多く、微
細な構造を有する超ＬＳＩ素子を形成する為の半導体基
板への適用には不向きである。
【０００８】本発明の目的は重金属不純物や粒子発生
（突起物）がなくかつ十分なゲッタリング能力を有する
シリコン半導体基板を提供することである。
（突起物）がなくかつ十分なゲッタリング能力を有する
シリコン半導体基板を提供することである。
【０００９】
【課題を解決するための手段】本発明のシリコン半導体
基板は、シリコン基板の裏面に設けられた深さ０．１〜
１μｍの複数の溝と、この溝を含む裏面に設けられ表面
が平坦化された厚さ０．５〜３μｍの多結晶シリコン膜
とを含むことを特徴とするものである。
基板は、シリコン基板の裏面に設けられた深さ０．１〜
１μｍの複数の溝と、この溝を含む裏面に設けられ表面
が平坦化された厚さ０．５〜３μｍの多結晶シリコン膜
とを含むことを特徴とするものである。
【００１０】
【実施例】本発明について図面を用いて説明する。図１
（ａ）〜（ｃ）は本発明の一実施例を説明するためのシ
リコン基板の断面図である。以下製造工程順に説明す
る。
（ａ）〜（ｃ）は本発明の一実施例を説明するためのシ
リコン基板の断面図である。以下製造工程順に説明す
る。
【００１１】まず図１（ａ）に示すように、単結晶のシ
リコン基板１の裏面にホトレジスト膜２を塗布したの
ち、リソグラフィー技術を用いて溝形成用の開口部を有
するパターンを形成する。この時の隣り合うホトレジス
ト膜パターンの間隔は０．５μｍ〜５μｍとする。
リコン基板１の裏面にホトレジスト膜２を塗布したの
ち、リソグラフィー技術を用いて溝形成用の開口部を有
するパターンを形成する。この時の隣り合うホトレジス
ト膜パターンの間隔は０．５μｍ〜５μｍとする。
【００１２】次に図１（ｂ）に示すように、選択エッチ
ング技術によりシリコン基板１の露出している部分のみ
をフッ酸と硝酸等のエッチング液でエッチングし深さ
０．１〜１μｍの複数の溝３を形成する。０．１μｍ以
下では次の工程で形成する多結晶シリコン膜と単結晶シ
リコンとの接触面積があまり増えないためゲッタリング
効果は小さくなる。また１μｍ以上の溝はシリコン基板
１の反りが大きくなり適当でない。
ング技術によりシリコン基板１の露出している部分のみ
をフッ酸と硝酸等のエッチング液でエッチングし深さ
０．１〜１μｍの複数の溝３を形成する。０．１μｍ以
下では次の工程で形成する多結晶シリコン膜と単結晶シ
リコンとの接触面積があまり増えないためゲッタリング
効果は小さくなる。また１μｍ以上の溝はシリコン基板
１の反りが大きくなり適当でない。
【００１３】次に、図１（ｃ）に示すように、ホトレジ
スト膜２を全て除去した後、シリコン基板の裏面に多結
晶シリコン膜４を常圧式又は減圧式ＣＶＤ装置により成
長温度６００〜７００℃で０．５μｍ〜３μｍ堆積す
る。次でポリッシング等の物理的研磨を行うことにより
この多結晶シリコン膜４の表面を平坦化する。ポリシリ
コン膜４の厚さは０．５μｍ以下ではゲッタリング能力
が低下しまた３μｍ以上では基板の反りが大きくなるた
め適当ではない。特に好ましい厚さは製品の良品率が高
くなる１〜２μｍである。
スト膜２を全て除去した後、シリコン基板の裏面に多結
晶シリコン膜４を常圧式又は減圧式ＣＶＤ装置により成
長温度６００〜７００℃で０．５μｍ〜３μｍ堆積す
る。次でポリッシング等の物理的研磨を行うことにより
この多結晶シリコン膜４の表面を平坦化する。ポリシリ
コン膜４の厚さは０．５μｍ以下ではゲッタリング能力
が低下しまた３μｍ以上では基板の反りが大きくなるた
め適当ではない。特に好ましい厚さは製品の良品率が高
くなる１〜２μｍである。
【００１４】尚、上記説明では選択エッチングにウェッ
トエッチング法を用いたが、ドライエッチング法でもよ
い。ドライエッチングは、ウェットエッチングと違い、
プラズマ中のイオン化した原子にシリコン基板がたたか
れる為、表面がウェットエッチングによる場合よりも荒
れ、ゲッタリング能力の向上が期待できる。
トエッチング法を用いたが、ドライエッチング法でもよ
い。ドライエッチングは、ウェットエッチングと違い、
プラズマ中のイオン化した原子にシリコン基板がたたか
れる為、表面がウェットエッチングによる場合よりも荒
れ、ゲッタリング能力の向上が期待できる。
【００１５】この様にウェット又はドライによる選択エ
ッチング法を用いてシリコン基板を荒くする方法は、Ｓ
ｉＯ2 粒子を打ちつけて荒くする方法よりも清浄であ
り、重金属不純物や粒子発生のない半導体基板の提供を
可能とする。
ッチング法を用いてシリコン基板を荒くする方法は、Ｓ
ｉＯ2 粒子を打ちつけて荒くする方法よりも清浄であ
り、重金属不純物や粒子発生のない半導体基板の提供を
可能とする。
【００１６】
【発明の効果】以上説明した様に本発明は、選択エッチ
ング法を用いてシリコン基板の裏面に複数の溝を設け更
にこの溝を含む裏面全体に平坦化された多結晶シリコン
膜を設けることにより、重金属不純物汚染や粒子発生が
なくなると共に、単結晶シリコンと多結晶シリコン界面
の接触面積が増大するため、ゲッタリング能力の高いシ
リコン半導体基板が得られる。
ング法を用いてシリコン基板の裏面に複数の溝を設け更
にこの溝を含む裏面全体に平坦化された多結晶シリコン
膜を設けることにより、重金属不純物汚染や粒子発生が
なくなると共に、単結晶シリコンと多結晶シリコン界面
の接触面積が増大するため、ゲッタリング能力の高いシ
リコン半導体基板が得られる。
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図２】従来のシリコン半導体基板を説明するための半
導体チップの断面図。
導体チップの断面図。
１ シリコン基板 ２ ホトレジスト膜 ３ 溝 ４，４Ａ 多結晶シリコン膜
Claims (1)
- 【請求項１】 シリコン基板の裏面に設けられた深さ
０．１〜１μｍの複数の溝と、この溝を含む裏面に設け
られ表面が平坦化された厚さ０．５〜３μｍの多結晶シ
リコン膜とを含むことを特徴とするシリコン半導体基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31143093A JPH07161724A (ja) | 1993-12-13 | 1993-12-13 | シリコン半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31143093A JPH07161724A (ja) | 1993-12-13 | 1993-12-13 | シリコン半導体基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161724A true JPH07161724A (ja) | 1995-06-23 |
Family
ID=18017117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31143093A Pending JPH07161724A (ja) | 1993-12-13 | 1993-12-13 | シリコン半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161724A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0414836A (ja) * | 1990-05-08 | 1992-01-20 | Nec Corp | Ｓｉ基板 |
-
1993
- 1993-12-13 JP JP31143093A patent/JPH07161724A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0414836A (ja) * | 1990-05-08 | 1992-01-20 | Nec Corp | Ｓｉ基板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970204 |