JPS62120028A - 半導体基板のエツチング方法 - Google Patents
半導体基板のエツチング方法Info
- Publication number
- JPS62120028A JPS62120028A JP26045585A JP26045585A JPS62120028A JP S62120028 A JPS62120028 A JP S62120028A JP 26045585 A JP26045585 A JP 26045585A JP 26045585 A JP26045585 A JP 26045585A JP S62120028 A JPS62120028 A JP S62120028A
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- etching
- semiconductor substrate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体基板のエツチング方法に関し、特に半導
体基板に所定の深さの溝を形成する方法に係わる。
体基板に所定の深さの溝を形成する方法に係わる。
近年、ダイナミツメモリにおいては、セル各間を増大さ
せるためにシリコン基板に溝を把り、その内面をキャパ
シターとして利用するトレンチ・キャパシタ技術の開発
が進んでいる。そして、４Ｍビット、１６Ｍビットと大
容量化に進につれて、上記トレンチ・キャパシタ技術は
必須となり、溝をいかに製作するかが最大のポイントと
なる。
せるためにシリコン基板に溝を把り、その内面をキャパ
シターとして利用するトレンチ・キャパシタ技術の開発
が進んでいる。そして、４Ｍビット、１６Ｍビットと大
容量化に進につれて、上記トレンチ・キャパシタ技術は
必須となり、溝をいかに製作するかが最大のポイントと
なる。
しかしながら、従来のシリコン１Ｎｆｉｉの４４掘り技
術は、以下に示す問題点を有する。
術は、以下に示す問題点を有する。
■異方性エツチング技術を用いてシリコン基板に溝を掘
る場合、ウェハ内、バッチ内、ロフト内、ロワ１〜間で
、均一の深さを待ちかつ同一形状を持った溝を掘ること
が難しい。これは、深さの制御をエツチング速度と時間
とで行っていたためで、エツチング速度の変化をモニタ
ーできないためである。また、溝を掘った後の問題点と
して、■深い溝内の洗浄が難しい。また、汚染、パーテ
ィクルが発生した時に溝内から取除くことが困難である
。
る場合、ウェハ内、バッチ内、ロフト内、ロワ１〜間で
、均一の深さを待ちかつ同一形状を持った溝を掘ること
が難しい。これは、深さの制御をエツチング速度と時間
とで行っていたためで、エツチング速度の変化をモニタ
ーできないためである。また、溝を掘った後の問題点と
して、■深い溝内の洗浄が難しい。また、汚染、パーテ
ィクルが発生した時に溝内から取除くことが困難である
。
■シリコン基板をエツチングした時に誘起する加工歪み
を除去することが難しい。更に、上記１〜レンチ・キャ
パシタ形成技術を具体的なメモリセルに組込む場合、以
下の問題点も出てくる。
を除去することが難しい。更に、上記１〜レンチ・キャ
パシタ形成技術を具体的なメモリセルに組込む場合、以
下の問題点も出てくる。
■キャパシタ絶縁膜を溝内全体に均一に形成することが
できない。
できない。
■溝内にキャパシタを形成後、その後の加工に支障がな
いように平坦化する必要があるが、その平坦化が難しい
。
いように平坦化する必要があるが、その平坦化が難しい
。
■素子の微細化に伴ってトレンチ・キャパシタ間の相互
作用が発生し、それによりキャパシタ情報が逃げてしま
う原因となるが、これを防止することが難しい。
作用が発生し、それによりキャパシタ情報が逃げてしま
う原因となるが、これを防止することが難しい。
■絶縁膜の薄膜化に伴い、基板表面濃度が低い場合に、
基板と絶縁膜との界面の基板表面の表面電位により空乏
層や反転層が発生し、絶縁膜に加わる電圧が減少して実
効的な容量が減少する。従って、基板表面の不純物濃度
を高くする必要があるが、トレンチキャパシタの場合、
垂直な壁面への不ＩＩ！物添加を制御性よく行なうこと
が難しい。
基板と絶縁膜との界面の基板表面の表面電位により空乏
層や反転層が発生し、絶縁膜に加わる電圧が減少して実
効的な容量が減少する。従って、基板表面の不純物濃度
を高くする必要があるが、トレンチキャパシタの場合、
垂直な壁面への不ＩＩ！物添加を制御性よく行なうこと
が難しい。
本発明は上記事情に鑑みてなされたもので、半導体基板
に所定の深さを有した溝を制御性よく形成できる半導体
基板のエツチング方法を提供することを目的とする。
に所定の深さを有した溝を制御性よく形成できる半導体
基板のエツチング方法を提供することを目的とする。
本発明は、半導体基板上に該基板よりエツチング速度が
小さい第１のｉｌＩ！！膜を形成する工程と、この第１
の被膜上に前記基板に対し一定のエツチング速度を有し
かつ第１の被膜よりエツチング速度の大きい第２の被膜
を形成する工程と、この第２の被膜上に上にマスク材を
形成しこれを用いて前記第２の被膜を選択的にエツチン
グする工程と、前記マスク材又はパターニングされた第
２の被膜を用いて前記第１の被膜を選択的にエツチング
する工程と、前記マスク材を除去した後前記基板を前記
第２の被膜がエツチングされるまで異方性エツチングし
、前記基板に溝を形成する工程とを具備することを特徴
とし、第２の被膜エツチング速度と半導体基板のエツチ
ング速度の相関を得て、半導体基板に所定の深さの溝を
制御性よく形成することを図ったことを厨子とする。
小さい第１のｉｌＩ！！膜を形成する工程と、この第１
の被膜上に前記基板に対し一定のエツチング速度を有し
かつ第１の被膜よりエツチング速度の大きい第２の被膜
を形成する工程と、この第２の被膜上に上にマスク材を
形成しこれを用いて前記第２の被膜を選択的にエツチン
グする工程と、前記マスク材又はパターニングされた第
２の被膜を用いて前記第１の被膜を選択的にエツチング
する工程と、前記マスク材を除去した後前記基板を前記
第２の被膜がエツチングされるまで異方性エツチングし
、前記基板に溝を形成する工程とを具備することを特徴
とし、第２の被膜エツチング速度と半導体基板のエツチ
ング速度の相関を得て、半導体基板に所定の深さの溝を
制御性よく形成することを図ったことを厨子とする。
以下、本発明の一実施例を第１図〜・第４図を参照して
説明する。
説明する。
［１］まず、シリコン基板１上に熱酸化法又はＣＶＤ法
により第１の被膜としての厚さ３０００人のシリコン酸
化膜２を形成した。つづいて、このシリコン酸化膜２上
に、ＬＰＣＶＤ法により第２の被膜としての厚さ約２虜
の多結晶シリコン膜３を堆積したく第１図図示）。ここ
で、ＬＰＣＶＤ法は、ウェハ面内又はロット間の膜厚の
バラツキを５％以下に押えることができる堆積法で、非
常に均一性の良い多結晶シリコン［１３の堆積が可能で
ある。次いで、通常の写真蝕刻法により、溝形成予定部
に対応する部分が開孔したレジスト４を、前記多結晶シ
リコン基板１上に形成した。更に、このレジスト４をマ
スクとして前記多結晶シリコンＩＩ３を選択的にエツチ
ングし、開口部５ａ、５ｂ、５Ｃを形成した（第２図図
示）。
により第１の被膜としての厚さ３０００人のシリコン酸
化膜２を形成した。つづいて、このシリコン酸化膜２上
に、ＬＰＣＶＤ法により第２の被膜としての厚さ約２虜
の多結晶シリコン膜３を堆積したく第１図図示）。ここ
で、ＬＰＣＶＤ法は、ウェハ面内又はロット間の膜厚の
バラツキを５％以下に押えることができる堆積法で、非
常に均一性の良い多結晶シリコン［１３の堆積が可能で
ある。次いで、通常の写真蝕刻法により、溝形成予定部
に対応する部分が開孔したレジスト４を、前記多結晶シ
リコン基板１上に形成した。更に、このレジスト４をマ
スクとして前記多結晶シリコンＩＩ３を選択的にエツチ
ングし、開口部５ａ、５ｂ、５Ｃを形成した（第２図図
示）。
［２１次に、前記レジスト４をマスクとして前記シリコ
ン酸化膜２を選択的にエツチングした後、レジスト４を
剥離したく第３図図示）。なＪ３、レジスト４を剥離し
た後、多結晶シリコン膜３をマスクとしてシリコン酸化
膜２をエツチングしてもよい。また、第３図は、溝形成
予定部の基板１が露出している状態であり、溝以外の基
板表面は字結晶シリコン膜２が覆われている状態である
。つづいて、この状態でシリコンエツチングガスにより
基板全面を表面から異方性エツチングした。その結果、
多結晶シリコン１３がエツチングされると同時に、略同
じエツチング過程でシリコン基板１も同様にエツチング
され、溝６ａ、６ｂ、６ｃが形成された。ここで、この
エツチング過程でエツチング状態を例えば発光現象、エ
ツチング排出ガス分析等によりモニターしていくと、あ
る一定の波形が多結晶シリコンＰＩＡ２のエツチング中
は観測されることになる。そして、更にエツチングを続
け、Ｍ１積した多結晶シリコン模２が無くなるまでつづ
けたく第４図図示）。
ン酸化膜２を選択的にエツチングした後、レジスト４を
剥離したく第３図図示）。なＪ３、レジスト４を剥離し
た後、多結晶シリコン膜３をマスクとしてシリコン酸化
膜２をエツチングしてもよい。また、第３図は、溝形成
予定部の基板１が露出している状態であり、溝以外の基
板表面は字結晶シリコン膜２が覆われている状態である
。つづいて、この状態でシリコンエツチングガスにより
基板全面を表面から異方性エツチングした。その結果、
多結晶シリコン１３がエツチングされると同時に、略同
じエツチング過程でシリコン基板１も同様にエツチング
され、溝６ａ、６ｂ、６ｃが形成された。ここで、この
エツチング過程でエツチング状態を例えば発光現象、エ
ツチング排出ガス分析等によりモニターしていくと、あ
る一定の波形が多結晶シリコンＰＩＡ２のエツチング中
は観測されることになる。そして、更にエツチングを続
け、Ｍ１積した多結晶シリコン模２が無くなるまでつづ
けたく第４図図示）。
本発明によれば、シリコン基板１と略同じエツチング速
度を有する多結晶シリコン膜３を、溝形成予定部以外の
基板１表面に覆った状態で基板全面を異方性エツチング
するため、前記基板１に多結晶シリコン膿３の膜厚と同
じ深さの溝６８．６ｂ、６ｃを形成できる。
度を有する多結晶シリコン膜３を、溝形成予定部以外の
基板１表面に覆った状態で基板全面を異方性エツチング
するため、前記基板１に多結晶シリコン膿３の膜厚と同
じ深さの溝６８．６ｂ、６ｃを形成できる。
また、多結晶シリコンＩｌ！３が全てエツチングされる
と同時に、前記モニターの波形が急激な変化を示す。こ
れは、エツチングする溝の面積が基板全体に比べ少ない
ために起こる。例えば、発光現象が著しく弱くなり、排
気ガス成分もシリコンとの反応生成物が減少する。その
結果、多結晶シリコン膜３との反応が終了したことを検
出できる。
と同時に、前記モニターの波形が急激な変化を示す。こ
れは、エツチングする溝の面積が基板全体に比べ少ない
ために起こる。例えば、発光現象が著しく弱くなり、排
気ガス成分もシリコンとの反応生成物が減少する。その
結果、多結晶シリコン膜３との反応が終了したことを検
出できる。
従って、この変化点を検出した時点で異方性エツチング
工程を終了すれば、シリコン基板１中には多結晶シリコ
ン膜３の膜厚のバラツキ程度のバラツキを持った深ざの
溝６ａ、６ｂ、６ｃが形成できる。なお、ストッパーの
ないシリコン基板への溝形成は、通常のエツチング速度
を制御するプロセス・パラメータの精密制御では必ずし
も十分なエツチング管理をすることができない。しがる
に、本発明によれば、表面に形成した多結晶シリコン１
ｉ１（第２の被１ｔｌ）のエッチオフをもって終点と判
定することができ、エツチング装置の管理が著しく緩和
されることになると共に、非常に深さの一定した溝を掘
ることができる。
工程を終了すれば、シリコン基板１中には多結晶シリコ
ン膜３の膜厚のバラツキ程度のバラツキを持った深ざの
溝６ａ、６ｂ、６ｃが形成できる。なお、ストッパーの
ないシリコン基板への溝形成は、通常のエツチング速度
を制御するプロセス・パラメータの精密制御では必ずし
も十分なエツチング管理をすることができない。しがる
に、本発明によれば、表面に形成した多結晶シリコン１
ｉ１（第２の被１ｔｌ）のエッチオフをもって終点と判
定することができ、エツチング装置の管理が著しく緩和
されることになると共に、非常に深さの一定した溝を掘
ることができる。
なお、上記実施例では、第１の被膜としてシリコン酸化
膜を用いたが、これに限定されず、半導体基板よりエツ
チング速度が小さくかつ第２の被膜よりエツチング速度
が大きいものく第２の被膜をエツチングする時のストッ
パーの働きをするもの）であればよい。
膜を用いたが、これに限定されず、半導体基板よりエツ
チング速度が小さくかつ第２の被膜よりエツチング速度
が大きいものく第２の被膜をエツチングする時のストッ
パーの働きをするもの）であればよい。
また、上記実施例では、第２の被膜として多結晶シリコ
ン膜を用いたが、これに限定されず、半導体基板に対し
一定のエツチング速度を有するもの（具体的には基板と
エツチング速度の比率が明確なものンであればよく、か
つ終点検出に適したものであればよい。
ン膜を用いたが、これに限定されず、半導体基板に対し
一定のエツチング速度を有するもの（具体的には基板と
エツチング速度の比率が明確なものンであればよく、か
つ終点検出に適したものであればよい。
以上詳述した如く本発明によれば、半導体基板に所定の
深さの溝を従来と比べ制御性よ（形成できる半導体基板
のエツチング方法を提供できる。
深さの溝を従来と比べ制御性よ（形成できる半導体基板
のエツチング方法を提供できる。
第１図〜第４図は本発明の一実施例に係る半導体基板の
エツチング方法を工程順に示す断面図である。 １・・・シリコン基板、２・・・シリコン酸化膜（第１
の被膜）、３・・・多結晶シリコン膜（第２の被膜）、
５ａ、５ｂ、５ ｃ−・・開口部、６ａ、６ｂ、６ ｃ
−・・溝。
エツチング方法を工程順に示す断面図である。 １・・・シリコン基板、２・・・シリコン酸化膜（第１
の被膜）、３・・・多結晶シリコン膜（第２の被膜）、
５ａ、５ｂ、５ ｃ−・・開口部、６ａ、６ｂ、６ ｃ
−・・溝。
Claims (3)
- （１）半導体基板上に該基板よりエッチング速度が小さ
い第１の被膜を形成する工程と、この第１の被膜上に前
記基板に対し一定のエッチング速度を有しかつ第１の被
膜よりエッチング速度が大きい第２の被膜を形成する工
程と、この第２の被膜上にマスク材を形成しこれを用い
て前記第２の被膜を選択的にエッチングする工程と、前
記マスク材又はパターニングされた第２の被膜を用いて
前記第１の被膜を選択的にエッチングする工程と、前記
マスク材を除去した後前記基板を前記第２の被膜がエッ
チングされるまで異方性エッチングし、前記基板に溝を
形成する工程とを具備することを特徴とする半導体基板
のエッチング方法。 - （２）第２の被膜のエッチング特性をモニターし、その
変化を捕えてエッチング終点と判断し、基板のエッチン
グを終了することを特徴とする特許請求の範囲第１項記
載の半導体基板のエッチング方法。 - （３）半導体基板としてシリコン基板を、第１の被膜と
してシリコン酸化膜又はこれとシリコン窒化膜の複合膜
を、かつ第２の被膜として多結晶シリコン膜を夫々用い
ることを特徴とする特許請求の範囲第１項記載の半導体
基板のエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26045585A JPS62120028A (ja) | 1985-11-20 | 1985-11-20 | 半導体基板のエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26045585A JPS62120028A (ja) | 1985-11-20 | 1985-11-20 | 半導体基板のエツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120028A true JPS62120028A (ja) | 1987-06-01 |
Family
ID=17348183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26045585A Pending JPS62120028A (ja) | 1985-11-20 | 1985-11-20 | 半導体基板のエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120028A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007227892A (ja) * | 2005-12-23 | 2007-09-06 | Interuniv Micro Electronica Centrum Vzw | ソース／ドレイン領域の選択的エピタキシャル成長方法 |
| JP2008294156A (ja) * | 2007-05-23 | 2008-12-04 | Mitsubishi Chemicals Corp | 半導体成膜用基板の製造方法 |
| JP2011249851A (ja) * | 2011-09-02 | 2011-12-08 | Mitsubishi Chemicals Corp | 半導体成膜用基板の製造方法 |
-
1985
- 1985-11-20 JP JP26045585A patent/JPS62120028A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007227892A (ja) * | 2005-12-23 | 2007-09-06 | Interuniv Micro Electronica Centrum Vzw | ソース／ドレイン領域の選択的エピタキシャル成長方法 |
| JP2008294156A (ja) * | 2007-05-23 | 2008-12-04 | Mitsubishi Chemicals Corp | 半導体成膜用基板の製造方法 |
| JP2011249851A (ja) * | 2011-09-02 | 2011-12-08 | Mitsubishi Chemicals Corp | 半導体成膜用基板の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5458734A (en) | Method of fabricating a semiconductor device | |
| EP0098687A2 (en) | Method of manufacturing a semiconductor device including burying an insulating film | |
| GB2216336A (en) | Forming insulating layers on substrates | |
| JP3252780B2 (ja) | シリコン層のエッチング方法 | |
| JPS6340337A (ja) | 集積回路分離法 | |
| EP0437371B1 (en) | Method of manufacturing semiconductor device | |
| JPS6148956A (ja) | 半導体装置の製造方法 | |
| JPS62120028A (ja) | 半導体基板のエツチング方法 | |
| US4775644A (en) | Zero bird-beak oxide isolation scheme for integrated circuits | |
| JPS5898943A (ja) | 半導体装置の製造方法 | |
| US4635344A (en) | Method of low encroachment oxide isolation of a semiconductor device | |
| JP2757919B2 (ja) | 半導体装置の製造方法 | |
| JPH0955421A (ja) | 半導体装置の製造方法 | |
| JPH07135247A (ja) | 半導体装置の製造方法 | |
| JPH04370929A (ja) | ドライエッチング方法 | |
| JPS6021540A (ja) | 半導体装置の製造方法 | |
| JPS6130046A (ja) | 半導体集積回路装置の製造方法 | |
| KR100290901B1 (ko) | 반도체소자의격리막형성방법 | |
| JPH01248523A (ja) | 半導体装置の製造方法 | |
| JPS62109319A (ja) | 半導体素子の製造方法 | |
| JP2969722B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS63257244A (ja) | 半導体装置およびその製造方法 | |
| JPS62106629A (ja) | 半導体装置の製造方法 | |
| KR920003321B1 (ko) | 트랜치 캐패시터의 제조방법 | |
| JPS6146964B2 (ja) |