JPH01248523A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01248523A JPH01248523A JP7711688A JP7711688A JPH01248523A JP H01248523 A JPH01248523 A JP H01248523A JP 7711688 A JP7711688 A JP 7711688A JP 7711688 A JP7711688 A JP 7711688A JP H01248523 A JPH01248523 A JP H01248523A
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- groove
- etching
- silicon substrate
- chemical compound
- gas whose
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Links
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Landscapes
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
従来、半導体素子の絶縁分離の方法の一つとして、エツ
チングによる分離溝が用いられている。
チングによる分離溝が用いられている。
第２図は従来の半導体装置の一例を説明するための半導
体チップの断面図である。第２図に示すように、分離溝
の形成は、絶縁膜２をマスク材として用い、フッ素化合
物、例えばＣＦ４などを主成分とする混合ガスを用いて
、１回のエツチングで分離溝を形成していた。
体チップの断面図である。第２図に示すように、分離溝
の形成は、絶縁膜２をマスク材として用い、フッ素化合
物、例えばＣＦ４などを主成分とする混合ガスを用いて
、１回のエツチングで分離溝を形成していた。
上述した従来の半導体装置の製造方法では、フッ素によ
る等方性エッチ成分が無視できず、サイドエッチ量、つ
まり分離溝幅広がり量６が溝深さに対して５〜１０％程
度生じてしまう。このため、近年の超高集積度ＬＳＩ製
造で要求される溝幅１μｍ以下のパターンを形成する場
合に、上述した溝幅が片側で０．２５〜０．５μｍも増
加してしまうと、事実上パターン設計ができないという
欠点があった。
る等方性エッチ成分が無視できず、サイドエッチ量、つ
まり分離溝幅広がり量６が溝深さに対して５〜１０％程
度生じてしまう。このため、近年の超高集積度ＬＳＩ製
造で要求される溝幅１μｍ以下のパターンを形成する場
合に、上述した溝幅が片側で０．２５〜０．５μｍも増
加してしまうと、事実上パターン設計ができないという
欠点があった。
本発明の目的は、サイドエッチ量を抑え、溝幅の狭い分
離溝を形成することができる半導体装置の製造方法を提
供することにある。
離溝を形成することができる半導体装置の製造方法を提
供することにある。
本発明の半導体装置の製造方法は、シリコン基板表面に
形成された絶縁膜に前記シリコン基板が露出するまで開
孔部を形成する工程と、前記露出したシリコン基板を塩
素化合物を主体とする第１のガスを用いて異方性エツチ
ングすることにより浅い溝を形成する工程と、前記浅い
溝をフッ素化合物を主体とする第２のガスを用いて等方
性エツチングすることにより深い溝を形成する工程とを
含んで構成される。
形成された絶縁膜に前記シリコン基板が露出するまで開
孔部を形成する工程と、前記露出したシリコン基板を塩
素化合物を主体とする第１のガスを用いて異方性エツチ
ングすることにより浅い溝を形成する工程と、前記浅い
溝をフッ素化合物を主体とする第２のガスを用いて等方
性エツチングすることにより深い溝を形成する工程とを
含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。第１
図（ａ）に示すように、シリコン基板１主表面に形成さ
れた絶縁膜２に例えば幅１μｍの開孔部３をシリコン基
板１が露出するまでエツチングして形成する０次に、露
出しなシリコン基板１を塩素化合物を主体とする第１の
ガスを用いて異方性エツチングすることにより所望深さ
の１／１０〜１／３の浅い溝４を形成する。このエツチ
ングにより、溝の側壁にポリマーが付着される０次に、
第１図（ｂ）に示すように、エツチング速度の大きいフ
ッ素化合物を主体とする第２のガスを用いて等方性エツ
チングすることにより２〜６μｍの深さの深い溝６を形
成する。この時、前工程により付着したポリマーがサイ
ドエッチを抑制する。したがって、基本的には等方性エ
ツチングであるが、本実施例により、溝の底面方向に大
きいエツチング速度を持つことになり、サイドエッチ量
を溝深さの°１／２０以下に抑えることが可能になる。
めの工程順に示した半導体チップの断面図である。第１
図（ａ）に示すように、シリコン基板１主表面に形成さ
れた絶縁膜２に例えば幅１μｍの開孔部３をシリコン基
板１が露出するまでエツチングして形成する０次に、露
出しなシリコン基板１を塩素化合物を主体とする第１の
ガスを用いて異方性エツチングすることにより所望深さ
の１／１０〜１／３の浅い溝４を形成する。このエツチ
ングにより、溝の側壁にポリマーが付着される０次に、
第１図（ｂ）に示すように、エツチング速度の大きいフ
ッ素化合物を主体とする第２のガスを用いて等方性エツ
チングすることにより２〜６μｍの深さの深い溝６を形
成する。この時、前工程により付着したポリマーがサイ
ドエッチを抑制する。したがって、基本的には等方性エ
ツチングであるが、本実施例により、溝の底面方向に大
きいエツチング速度を持つことになり、サイドエッチ量
を溝深さの°１／２０以下に抑えることが可能になる。
以上説明したように、本発明は、シリコン基板を塩素化
合物を主体とする第１のガスを用いて異方性エツチング
して浅い溝を形成した後、浅い溝をフッ素化合物を主体
とする第２のガスを用いて等方性エツチングすることに
より、サイドエッチ量を抑え、溝幅の狭い分離溝を形成
することができる効果がある。
合物を主体とする第１のガスを用いて異方性エツチング
して浅い溝を形成した後、浅い溝をフッ素化合物を主体
とする第２のガスを用いて等方性エツチングすることに
より、サイドエッチ量を抑え、溝幅の狭い分離溝を形成
することができる効果がある。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図は従
来の半導体装置の一例を説明するための半導体チップの
断面図である。 １・・・シリコン基板、２・・・絶縁膜、３・・・開孔
部、４・・・浅い溝、５・・・深い溝、６・・・溝幅拡
がり量。
めの工程順に示した半導体チップの断面図、第２図は従
来の半導体装置の一例を説明するための半導体チップの
断面図である。 １・・・シリコン基板、２・・・絶縁膜、３・・・開孔
部、４・・・浅い溝、５・・・深い溝、６・・・溝幅拡
がり量。
Claims (1)
- シリコン基板表面に形成された絶縁膜に前記シリコン
基板が露出するまで開孔部を形成する工程と、前記露出
したシリコン基板を塩素化合物を主体とする第１のガス
を用いて異方性エッチングすることにより浅い溝を形成
する工程と、前記浅い溝をフッ素化合物を主体とする第
２のガスを用いて等方性エッチングすることにより深い
溝を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7711688A JPH01248523A (ja) | 1988-03-29 | 1988-03-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7711688A JPH01248523A (ja) | 1988-03-29 | 1988-03-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01248523A true JPH01248523A (ja) | 1989-10-04 |
Family
ID=13624817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7711688A Pending JPH01248523A (ja) | 1988-03-29 | 1988-03-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01248523A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801083A (en) * | 1997-10-20 | 1998-09-01 | Chartered Semiconductor Manufacturing, Ltd. | Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners |
| KR20010001205A (ko) * | 1999-06-02 | 2001-01-05 | 황인길 | 얕은 트렌치 형성을 위한 실리콘웨이퍼 식각 방법 |
| KR100358130B1 (ko) * | 1999-12-24 | 2002-10-25 | 주식회사 하이닉스반도체 | 트렌치 저면의 스트레스 집중 현상을 완화시킬 수 있는 트렌치형 소자분리막 형성방법 |
-
1988
- 1988-03-29 JP JP7711688A patent/JPH01248523A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801083A (en) * | 1997-10-20 | 1998-09-01 | Chartered Semiconductor Manufacturing, Ltd. | Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners |
| KR20010001205A (ko) * | 1999-06-02 | 2001-01-05 | 황인길 | 얕은 트렌치 형성을 위한 실리콘웨이퍼 식각 방법 |
| KR100358130B1 (ko) * | 1999-12-24 | 2002-10-25 | 주식회사 하이닉스반도체 | 트렌치 저면의 스트레스 집중 현상을 완화시킬 수 있는 트렌치형 소자분리막 형성방법 |
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