JP2011249851A

JP2011249851A - 半導体成膜用基板の製造方法

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Publication number: JP2011249851A
Application number: JP2011191400A
Authority: JP
Inventors: Masahiro Koto; 雅弘湖東; Hiroaki Okagawa; 広明岡川
Original assignee: Mitsubishi Chemical Corp
Current assignee: Mitsubishi Chemical Corp
Priority date: 2011-09-02
Filing date: 2011-09-02
Publication date: 2011-12-08
Anticipated expiration: 2027-05-23
Also published as: JP5212529B2

Abstract

【課題】表面に凹凸部を設けた半導体成膜用基板の、真の製造効率を向上させるための製造方法を提供すること。
【解決手段】基板の表面に部分的にマスクを形成する工程と、ドライエッチング法を用いて前記基板の表面の前記マスクに覆われていない部分をエッチング除去して凹部を形成する工程とを、この順に行うことにより、基板の表面に凹凸部を設ける。凹部を形成する工程においては、少なくとも最後に基板のエッチング速度をマスクのエッチング速度の半分〜２倍とすることによりデポジションを抑制しながらエッチングを行ったところでエッチングを終了する。半導体の成膜に適さない不良基板の発生が抑えられるので、基板の真の製造効率が改善される。
【選択図】図１

Description

本発明は半導体成膜用基板の製造方法に関し、とりわけ、表面に凹凸部を設けた半導体成膜用基板の製造方法に関する。

サファイア、炭化ケイ素、スピネル等の基板上に、ＡｌＧａＩｎＮなどの３−５族化合物からなる半導体膜を成長させる場合、基板と半導体膜の格子定数差や熱膨張率差が原因となって、半導体膜の結晶性が著しく低くなるという問題があった。この問題に対し、基板表面に凹凸部を設け、これにより結晶のラテラル成長を発生させて、転位密度を低減した高品質な半導体膜を得ることが行われている（特許文献１）。

また、サファイア等の基板上にＡｌＧａＩｎＮなどの３−５族化合物からなる半導体膜を成膜することにより構成されるＬＥＤなどの発光素子において、基板表面に凹凸部を設けると、基板と半導体膜との界面に凹凸状の屈折率界面が形成されることにより、発光素子の光取出効率が改善される効果が得られることが知られている（特許文献２、特許文献３、特許文献４）。この場合、凹凸部における凹部の表面から半導体結晶が成長を開始するように成膜すると、凹部内が半導体結晶で充填された構造が形成されるために、光取出効率の改善効果がより高くなる。

基板表面に凹凸部を形成する方法としては、基板表面にマスクを部分的に形成する工程と、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ：反応性イオンエッチング）などのドライエッチング法を用いて該基板表面の該マスクに覆われていない部分をエッチング除去して凹部を形成する工程とを、この順に行う方法が一般的である。

特開２０００−３３１９４７号公報特開２００２−２８０６１１号公報特開２００３−３１８４４１号公報特開２００５−１０１５６６号公報

ドライエッチング法を用いて基板表面に凹部を形成するとき、［（基板のエッチング速度）／（マスクのエッチング速度）］である選択比を高くする程、凹部の形成を効率よく行うことができる。しかしながら、本発明者等が研究した結果、この選択比を高くした条件で凹部を形成した基板上に半導体膜を成長させると、凹部の表面において結晶の異常成長が発生し易いことが判明した。つまり、この選択比を高くすると凹部が速く形成できるので、製造効率が高くなるように見えるのであるが、実際には、半導体の成膜に適さない不良基板が多く発生するので、基板の真の製造効率は低下するのである。

本発明は上記問題を解決するためになされたものであり、その主な目的は、表面に凹凸部を設けた半導体成膜用基板の、真の製造効率を改善するための製造方法を提供することである。

上記目的を達成するための好適な手段として、次の発明を開示する。
（１）基板の表面に部分的にマスクを形成する工程と、ドライエッチング法を用いて前記基板の表面の前記マスクに覆われていない部分をエッチング除去して凹部を形成する工程とを、この順に行うことにより、基板の表面に凹凸部を設ける、半導体成膜用基板の製造方法であって、前記凹部を形成する工程においては、少なくとも最後に基板のエッチング速度をマスクのエッチング速度の半分〜２倍とすることによりデポジションを抑制しながらエッチングを行ったところでエッチングを終了することを特徴とする、半導体成膜用基板の製造方法。
（２）前記凹部を形成する工程においては、最初から最後まで基板のエッチング速度をマスクのエッチング速度の半分〜２倍とすることによりデポジションを抑制しながらエッチングを行う、前記（１）に記載の製造方法。
（３）前記凹部を形成する工程においては、少なくとも最後に基板のエッチング速度とマスクのエッチング速度とを略同じにしてエッチングを行ったところでエッチングを終了する、前記（１）に記載の製造方法。

本発明に係る半導体成膜用基板の製造方法によれば、凹凸部を設けた表面上に半導体膜を成長させたときに、凹部の表面における結晶の異常成長が発生しない半導体成膜用基板を得ることができる。凹部の形成の効率が低くなって、基板の製造効率が低下するように見えるが、半導体の成膜に適さない不良基板の発生が抑えられるので、基板の真の製造効率は改善される。

本発明の実施形態に係る半導体成膜用基板の製造方法を説明するための断面図である。

次に、本発明の実施形態に係る半導体成膜用基板の製造方法を、図１を用いて説明する。

この製造方法では、まず、図１（ａ）に示すように、基板１の表面にマスク２を部分的に形成する。基板１は、例えば、Ｃ面サファイア基板である。マスク２は、例えば、スピンコーターを用いて成膜し、フォトリソグラフィ技法によりパターニングした、フォトレジスト膜である。

次に、この基板１を一般的なＲＩＥ装置のエッチング容器内に装着し、図１（ｂ）に示すように、基板１の表面の、マスク２に覆われていない部分をエッチング除去して、凹部１１を形成する。凹部１１の深さは、例えば、０．１μｍ〜３μｍである。図１（ｂ）に示す断面図は、凹部１１の形成が完了した状態を示しているが、凹部１１の形成前後におけるマスク２の膜厚の変化Δｔと、凹部１１の深さＤとが略同じとなっている。このようにするには、例えば、エッチング工程の最初から最後まで、基板１のエッチング速度Ｒ_１の、マスク２のエッチング速度Ｒ_２に対する比である選択比（Ｒ_１／Ｒ_２）が約１となる条件の下で、エッチング加工を行う。選択比は、アンテナパワー、バイアス電圧、エッチング容器内のガス雰囲気などによって調整が可能である。エッチングガスとしては、Ｃｌ_２、ＳｉＣｌ_４、ＢＣｌ_３、ＨＢｒ、ＳＦ_６、ＣＨＦ_３、Ｃ_４Ｆ_８、ＣＦ_４、Ａｒなどを用いることができる。

凹部１１の形成後、図１（ｃ）に示すようにマスク２を除去することにより、凹凸部を備えた半導体成膜用基板が完成する。マスク２がフォトレジスト膜の場合は、市販のレジストリムーバを用いて除去することができる。

凹凸部を設けた半導体成膜用基板の製造において、ドライエッチング法を用いて凹部を形成するときの［（基板のエッチング速度）／（マスクのエッチング速度）］である選択比を高くすると、得られた基板上に半導体を成膜するときに凹部の表面において結晶の異常成長が生じ易くなり、この選択比を低くすることによりこの異常成長が防止できる理由について、本発明者等は次のように考えている：
（イ）ドライエッチング（とりわけ、ＲＩＥ）には化学エッチングの側面と物理エッチングの側面がある。ドライエッチングにおける選択比が高い条件とは、異なる材料からなる基板とマスクとの間でエッチング速度が大きく異なる条件である。材料の相違がエッチング速度に強く影響することから、このような条件でのエッチングは、化学エッチングの側面が強いといえる。逆に、選択比が１に近い条件、すなわち、異なる材料間でエッチング速度があまり異ならない条件でのエッチングは、物理エッチングの側面が強いといえる。
（ロ）ドライエッチングの過程では、プラズマの形で供給されるエネルギーによってエッチングガスおよび／または被加工物（基板およびマスク）の一部が化学反応を起こし、該反応の生成物が基板上に堆積することがある。この現象をデポジションという。デポジションにより基板表面に堆積する物質を構成する材料は、通常、基板の材料と同じではない。よって、化学エッチングの側面が強い条件下では、基板と堆積物質との間でエッチング速度に差が生じる。選択比の大きな条件（基板のエッチング速度が大きくなるように設定されている）では、たいてい、基板のエッチング速度が堆積物のエッチング速度よりもかなり大きくなるために、この堆積物がエッチングマスクのように働き、その結果として凹部の表面に微細構造が形成される。この微細構造は、基板上に半導体を成膜させたときに、凹部表面での結晶の異常成長を発生させる原因になると考えられる。
（ハ）ドライエッチングによる凹部形成後、マスクを除去するが、この工程では、通常、使用したマスクができるだけ完全に除去される方法と条件が選択される。しかし、デポジションにより生じる基板上の堆積物質を構成する材料は、マスクの材料と同じではない。そのために、マスクを略完全に除去できる方法と条件を用いても、この堆積物質は除去し切れない可能性がある。残留した堆積物質は、得られた基板上に半導体膜を成長させたときに、凹部表面での結晶の異常成長を発生させる原因となることが考えられる。
（ニ）物理エッチングの側面が強いエッチング条件の下では、材料の違いによるエッチング速度の差が小さいために、デポジションが発生し難い。なぜなら、基板表面上に堆積する物質も、基板とともにエッチング除去されていくからである（このことから、堆積物質がエッチングマスクとして働くことによる微細構造の形成も起こり難い）。そのために、物理エッチングの側面が強いエッチング条件を用いてデポジションを抑制しながら凹部を形成した基板では、半導体膜を成長させたときに凹部表面での結晶の異常成長が発生し難くなるものと考えられる。

なお、本発明に係る半導体成膜用基板の製造方法において、エッチングにより形成する凹部は、孔状の凹部であってもよいし、溝状の凹部であってもよい。また、凹部を形成することにより相補的に形成される凸部が、柱状（円柱、角柱など）や錘台状（円錐台、角錘台など）を呈すような、凹部であってもよい。凹部の断面形状は矩形状に限定されるものではなく、台形状、逆台形状、Ｖ字状、Ｕ字状などであってもよい。上記にいう基板のエッチング速度は、エッチングにより形成される凹部が明瞭な底面を有する形状であるか否かに関わりなく、凹部の深さの時間当りの増加率と定義される。ここでいう凹部の深さとは、凹部の最も深い部分における深さである。また、マスクのエッチング速度は、マスクの高さの時間当りの減少率と定義される。ここでいうマスクの高さは、マスクの最も厚い部分における厚さといってもよい。

本発明に係る半導体成膜用基板の製造方法は、ＡｌＧａＩｎＮ系半導体（例えば、ＧａＮ、ＡｌＮ、ＧａＡｌＮ、ＧａＩｎＮ、ＡｌＧａＩｎＮ）などの３−５族化合物半導体の成膜用基板をはじめとして、各種の半導体成膜用基板の製造に適用することができる。

本発明をＡｌＧａＩｎＮ系半導体成膜用基板の製造に適用する場合、使用可能な出発基板（凹凸を設ける前の基板）として、サファイア（Ｃ面、Ａ面、Ｒ面）基板、ＳｉＣ（６Ｈ、４Ｈ、３Ｃ）基板、ＧａＮ基板、ＡｌＮ基板、Ｓｉ基板、スピネル基板、ＺｎＯ基板、ＧａＡｓ基板、ＮＧＯ基板、ＬＧＯ基板、ＬＡＯ基板、ＺｒＢ_２基板、ＴｉＢ_２基板などが好ましく例示される。サファイア、ＳｉＣ、ＧａＮ、ＡｌＮ、Ｓｉ、スピネル、ＺｎＯ、ＧａＡｓ、ＮＧＯ、ＬＧＯ、ＬＡＯ、ＺｒＢ_２、ＴｉＢ_２などからなる単結晶層を表層として有する多層構造基板も好ましく使用可能である。

本発明の製造方法において、基板の表面に形成するマスクには、フォトレジスト膜の他、ＳｉＯ_２、Ｓｉ_３Ｎ_４などからなる無機膜、ニッケル（Ｎｉ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、白金（Ｐｔ）などからなる金属膜を用いることができる。

本発明の製造方法において、ドライエッチング法を用いた凹部の形成は、公知のＲＩＥ装置を用いて行うことができる。エッチングガスとしては、塩素、フッ素などのハロゲン元素を含むガスが好ましく例示され、塩素ガス（Ｃｌ_２）、四塩化ケイ素（ＳｉＣｌ_４）、三塩化ホウ素（ＢＣｌ_３）、臭化水素（ＨＢｒ）、六フッ化イオウ（ＳＦ_６）、トリフロロメタン（ＣＨＦ_３）、テトラフロロメタン（ＣＦ_４）などのガスを単独で、または混合して用いることができる。これらのガスを、アルゴン（Ａｒ）などの不活性ガスと混合して用いることもできる。不活性ガスを単独で用いることも可能である。

好ましい実施形態のひとつでは、基板に凹部を形成する工程において、デポジションを十分に抑制するために、最初から最後まで選択比０．５〜２（基板のエッチング速度がマスクのエッチング速度の半分〜２倍）という条件でエッチングを行うことができるが、限定されるものではない。この工程では、少なくとも最後に選択比０．５〜２でエッチングを行って、エッチングを終了すれば、それまでに基板上に堆積した堆積物の少なくとも一部は除去できるので、本発明の効果を得ることができる。特に、凹部を深く形成する場合（例えば、深さ１μｍ以上）には、最初の１／２〜３／４は選択比が２より大きい条件でエッチングを行い、残りの部分を選択比０．５〜２でエッチングすることが好ましい。具体的にいうと、深さ１．２μｍの凹部を形成する場合であれば、深さが０．６μｍ〜０．９μｍとなるまでは２より大きい選択比でエッチングを行い、その後、エッチング条件を変化させて選択比を下げて０．５〜２とし、深さが１．２μｍとなるまでエッチングを行うのである。なぜなら、最初から最後まで選択比０．５〜２という条件でエッチングを行おうとすると、凹部の形成に要する時間が長くなって製造効率が低下するだけでなく、マスクを厚く形成する必要が生じる関係から、マスク材料の消費量が増加する問題、マスク形成に要する時間が長くなる問題、マスクの正確なパターニングが難しくなる問題、マスクパターンが壊れ易くなる問題、エッチング後のマスク除去に要する時間が長くなる問題、マスク除去に必要な薬剤や洗浄液の消費量が増加する問題など、種々の問題が発生し得るからである。

本発明の好ましい実施形態では、選択比０．５〜２でドライエッチングするときの選択比として１に近い選択比を用いる。前述のように、選択比が１に近いほど物理エッチングの側面が強く、デポジションが効果的に抑制されると考えられる。

エッチング後のマスク除去は、従来公知の方法を用いて行うことができる。マスクが無機膜あるいは金属膜である場合には、酸またはアルカリを用いて除去することができる。

１基板
２マスク

Claims

基板の表面に部分的にマスクを形成する工程と、ドライエッチング法を用いて前記基板の表面の前記マスクに覆われていない部分をエッチング除去して凹部を形成する工程とを、この順に行うことにより、基板の表面に凹凸部を設ける、ＡｌＧａＩｎＮ系半導体成膜用基板の製造方法であって、
前記凹部を形成する工程においては、最初の１／２〜３／４は基板のエッチング速度がマスクのエッチング速度の２倍より大きい条件でエッチングを行い、残りの部分は基板のエッチング速度をマスクのエッチング速度の半分〜２倍とすることによりデポジションを抑制しながらエッチングを行って、前記凹部を深さ１μｍ以上に形成することを特徴とする、半導体成膜用基板の製造方法。
前記残りの部分のエッチングにおいては、少なくとも最後に基板のエッチング速度とマスクのエッチング速度とを略同じにしてエッチングを行ったところでエッチングを終了する、請求項１に記載の製造方法。
前記基板がサファイア基板である、請求項１または２に記載の製造方法。