JPH0955421A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0955421A JPH0955421A JP4410396A JP4410396A JPH0955421A JP H0955421 A JPH0955421 A JP H0955421A JP 4410396 A JP4410396 A JP 4410396A JP 4410396 A JP4410396 A JP 4410396A JP H0955421 A JPH0955421 A JP H0955421A
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Abstract
(57)【要約】
【課題】 広さが相異なる素子分離領域にトレンチを用
いて素子分離膜を形成する場合におけるトレンチ形成工
程を容易にし、埋設された絶縁膜の平坦性を改善して高
集積化に適宜にした半導体装置の素子分離領域の形成方
法に関する。 【解決手段】 基板の各フィールド領域に一定間隔で同
一の幅を有する複数個の第１トレンチを形成し、各トレ
ンチの下部の基板にチャネルストップイオン注入し、前
記各第１トレンチ内に第１絶縁膜を平坦に埋め込み、前
記各フィールド領域のうち各第１トレンチ間の基板をエ
ッチングして複数個の第２トレンチを形成し、第２トレ
ンチ内に第２絶縁膜を平坦に埋め込む。
いて素子分離膜を形成する場合におけるトレンチ形成工
程を容易にし、埋設された絶縁膜の平坦性を改善して高
集積化に適宜にした半導体装置の素子分離領域の形成方
法に関する。 【解決手段】 基板の各フィールド領域に一定間隔で同
一の幅を有する複数個の第１トレンチを形成し、各トレ
ンチの下部の基板にチャネルストップイオン注入し、前
記各第１トレンチ内に第１絶縁膜を平坦に埋め込み、前
記各フィールド領域のうち各第１トレンチ間の基板をエ
ッチングして複数個の第２トレンチを形成し、第２トレ
ンチ内に第２絶縁膜を平坦に埋め込む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に広さがそれぞれ異なる素子分離領域にト
レンチを用いて素子分離膜を形成する場合におけるトレ
ンチ形成工程を容易にし、トレンチにつめこまれる絶縁
膜の平坦性を改善して高集積化に適宜にした半導体装置
の素子分離領域の形成方法に関する。
法に係り、特に広さがそれぞれ異なる素子分離領域にト
レンチを用いて素子分離膜を形成する場合におけるトレ
ンチ形成工程を容易にし、トレンチにつめこまれる絶縁
膜の平坦性を改善して高集積化に適宜にした半導体装置
の素子分離領域の形成方法に関する。
【０００２】
【従来の技術】一般に、集積回路ではシリコン基板のア
クティブ領域を互いに絶縁させるための方法の一つとし
て、シリコン基板のフィールド領域上にフィールド酸化
膜を形成するＬＯＣＯＳ法が多用されている。
クティブ領域を互いに絶縁させるための方法の一つとし
て、シリコン基板のフィールド領域上にフィールド酸化
膜を形成するＬＯＣＯＳ法が多用されている。
【０００３】このような一般のＬＯＣＯＳ法は単結晶シ
リコン基板の全面にパッド酸化膜と窒化膜を順次に蒸着
し、アクティブ領域にのみ窒化膜が残るようにパターニ
ングする。そして、前記窒化膜をマスクとして用いてフ
ィールド領域にチャネルストップイオンを注入した後、
酸化性雰囲気で単結晶シリコン基板を熱処理して単結晶
シリコン基板のフィールド領域上にフィールド酸化膜を
形成する。
リコン基板の全面にパッド酸化膜と窒化膜を順次に蒸着
し、アクティブ領域にのみ窒化膜が残るようにパターニ
ングする。そして、前記窒化膜をマスクとして用いてフ
ィールド領域にチャネルストップイオンを注入した後、
酸化性雰囲気で単結晶シリコン基板を熱処理して単結晶
シリコン基板のフィールド領域上にフィールド酸化膜を
形成する。
【０００４】しかし、このようにＬＯＣＯＳ法が適用さ
れた集積回路は、フィールド領域とアクティブ領域との
間の境界領域でフィールド酸化膜のバーズビーク現象が
発生し、それがアクティブ領域に侵入してアクティブ領
域を減少させる。さらに、フィールド酸化膜が形成され
る間チャネルストップイオンの側面拡散によりアクティ
ブ領域が減少し、アクティブ領域の拡散層との接合容量
が増加するとともに、接合漏れ電流が増加することによ
り半導体装置の高集積化に対応するに限界が生じる。
れた集積回路は、フィールド領域とアクティブ領域との
間の境界領域でフィールド酸化膜のバーズビーク現象が
発生し、それがアクティブ領域に侵入してアクティブ領
域を減少させる。さらに、フィールド酸化膜が形成され
る間チャネルストップイオンの側面拡散によりアクティ
ブ領域が減少し、アクティブ領域の拡散層との接合容量
が増加するとともに、接合漏れ電流が増加することによ
り半導体装置の高集積化に対応するに限界が生じる。
【０００５】また、フィ−ルド酸化膜の厚さが隔離領域
のパタ−ンの大きさに依存性を持つので、隔離領域のパ
ターンが小さいフィールド酸化膜と、隔離領域のパター
ンが大きいフィールド酸化膜が同一の酸化条件で形成さ
れると隔離領域のパターンが小さいフィールド酸化膜の
厚さが隔離領域のパターンが大きいフィールド酸膜の厚
さより小さくなる。これはストレスが隔離領域のパター
ンの縁で集中されるからであると推測される。
のパタ−ンの大きさに依存性を持つので、隔離領域のパ
ターンが小さいフィールド酸化膜と、隔離領域のパター
ンが大きいフィールド酸化膜が同一の酸化条件で形成さ
れると隔離領域のパターンが小さいフィールド酸化膜の
厚さが隔離領域のパターンが大きいフィールド酸膜の厚
さより小さくなる。これはストレスが隔離領域のパター
ンの縁で集中されるからであると推測される。
【０００６】また、他の方法としては前述したような方
法でフィールド領域にフィールド酸化膜を形成した後チ
ャネルストップイオンを注入する方法がある。しかし、
このような方法においてもパターンの大きさによりフィ
ールド酸化膜の厚さの差が出るので、フィールド酸化膜
が厚い領域よりフィールド酸化膜が薄い領域でチャネル
ストップ用イオンがシリコン基板の表面からさらに深い
ところまで注入されるので、フィールド酸化膜がシリコ
ン基板の界面におけるチャネルストップイオンの濃度を
補うのが困難となって半導体装置の絶縁特性が不安定に
なる。
法でフィールド領域にフィールド酸化膜を形成した後チ
ャネルストップイオンを注入する方法がある。しかし、
このような方法においてもパターンの大きさによりフィ
ールド酸化膜の厚さの差が出るので、フィールド酸化膜
が厚い領域よりフィールド酸化膜が薄い領域でチャネル
ストップ用イオンがシリコン基板の表面からさらに深い
ところまで注入されるので、フィールド酸化膜がシリコ
ン基板の界面におけるチャネルストップイオンの濃度を
補うのが困難となって半導体装置の絶縁特性が不安定に
なる。
【０００７】これにより半導体装置の高集積化に効率よ
く対応するためにはパターンが小さいフィールド領域の
絶縁特性を改善するための新たな方法が提案された。こ
の方法のうち一つが単結晶シリコン基板のフィールド領
域にトレンチを形成してフィールドトランジスタの有効
チャネル長さを増加させることにより隔離領域の絶縁特
性を改善するトレンチ絶縁方法である。
く対応するためにはパターンが小さいフィールド領域の
絶縁特性を改善するための新たな方法が提案された。こ
の方法のうち一つが単結晶シリコン基板のフィールド領
域にトレンチを形成してフィールドトランジスタの有効
チャネル長さを増加させることにより隔離領域の絶縁特
性を改善するトレンチ絶縁方法である。
【０００８】このトレンチ絶縁方法は単結晶シリコン基
板のフィールド領域を異方性乾式エッチングして、その
フィールド領域にトレンチを形成した後、そのトレンチ
に多結晶シリコン層を埋め込んで酸化させる方法であ
る。あるいは、酸化による基板のストレスを減らすため
にトレンチの表面上に絶縁層を蒸着した後、多結晶シリ
コン層をトレンチに埋め込み、多結晶シリコン層を酸化
する方法である。
板のフィールド領域を異方性乾式エッチングして、その
フィールド領域にトレンチを形成した後、そのトレンチ
に多結晶シリコン層を埋め込んで酸化させる方法であ
る。あるいは、酸化による基板のストレスを減らすため
にトレンチの表面上に絶縁層を蒸着した後、多結晶シリ
コン層をトレンチに埋め込み、多結晶シリコン層を酸化
する方法である。
【０００９】このような従来のトレンチ絶縁方法を図１
に基づき説明すれば次のとおりである。図１ａに示した
ように、先に単結晶シリコン基板１の全面に酸化膜（図
示せず）を形成してから通常のフォトリソグラフィ及び
エッチング工程でアクティブ領域に酸化膜を残し、パタ
ーンの大きさが相異なるフィールド領域上の酸化膜を取
り除いてそのフィールド領域の単結晶シリコン基板１の
表面を露出させる。
に基づき説明すれば次のとおりである。図１ａに示した
ように、先に単結晶シリコン基板１の全面に酸化膜（図
示せず）を形成してから通常のフォトリソグラフィ及び
エッチング工程でアクティブ領域に酸化膜を残し、パタ
ーンの大きさが相異なるフィールド領域上の酸化膜を取
り除いてそのフィールド領域の単結晶シリコン基板１の
表面を露出させる。
【００１０】次いで、そのアクティブ領域に残された酸
化膜をマスクとしてその単結晶シリコン基板１を所定の
深さに異方性乾式エッチングして単結晶シリコン基板１
のフィールド領域にパターン大きさの相異なるトレンチ
２を形成した後、酸化膜を取り除く。引き続き、図１ｂ
に示したように、化学蒸着法により単結晶シリコン基板
１の全面にパッド酸化膜３と窒化膜４を順次に蒸着す
る。その後、通常のフォトリソグラフィ及びエッチング
工程により前記窒化膜４をアクティブ領域のパッド酸化
膜３上にのみ残す。
化膜をマスクとしてその単結晶シリコン基板１を所定の
深さに異方性乾式エッチングして単結晶シリコン基板１
のフィールド領域にパターン大きさの相異なるトレンチ
２を形成した後、酸化膜を取り除く。引き続き、図１ｂ
に示したように、化学蒸着法により単結晶シリコン基板
１の全面にパッド酸化膜３と窒化膜４を順次に蒸着す
る。その後、通常のフォトリソグラフィ及びエッチング
工程により前記窒化膜４をアクティブ領域のパッド酸化
膜３上にのみ残す。
【００１１】次いで、化学気相蒸着法を用いて酸化膜５
をパターンの小さいトレンチ２を十分に埋め込める厚さ
に窒化膜４とパッド酸化膜３上に蒸着する。それによっ
て、パターンの大きいトレンチ２上の酸化膜５の表面に
は陥没部が生ずる反面、パターンが小さいトレンチ２上
の酸化膜５の表面は平坦になる。その後、通常のフォト
リソグラフィによりパターンの大きいトレンチ上の酸化
膜５の陥没部上にのみ感光膜６を形成する。
をパターンの小さいトレンチ２を十分に埋め込める厚さ
に窒化膜４とパッド酸化膜３上に蒸着する。それによっ
て、パターンの大きいトレンチ２上の酸化膜５の表面に
は陥没部が生ずる反面、パターンが小さいトレンチ２上
の酸化膜５の表面は平坦になる。その後、通常のフォト
リソグラフィによりパターンの大きいトレンチ上の酸化
膜５の陥没部上にのみ感光膜６を形成する。
【００１２】次いで、図２ｃに示したように、前記感光
膜６をマスクとして窒化膜４の表面が露出されるまで酸
化膜５をエッチバックする。この際、小さいパターンの
トレンチ内には酸化膜５が完全に埋め込まれるが、大き
いパターンのトレンチ内には酸化膜５が部分的に残る。
図２ｄに示したように、前記感光膜６を取り除いてから
化学蒸着法により前記窒化膜４と酸化膜５の表面上に酸
化膜７を蒸着する。このとき、前記酸化膜７の表面には
屈曲部８が存する。
膜６をマスクとして窒化膜４の表面が露出されるまで酸
化膜５をエッチバックする。この際、小さいパターンの
トレンチ内には酸化膜５が完全に埋め込まれるが、大き
いパターンのトレンチ内には酸化膜５が部分的に残る。
図２ｄに示したように、前記感光膜６を取り除いてから
化学蒸着法により前記窒化膜４と酸化膜５の表面上に酸
化膜７を蒸着する。このとき、前記酸化膜７の表面には
屈曲部８が存する。
【００１３】引き続き、前記酸化膜７の屈曲部８を平坦
化するために感光膜９を前記酸化膜７上に塗布する。次
いで、図２ｅに示したように、前記感光膜９と酸化膜７
を同時にエッチバックして取り除く。それからアクティ
ブ領域の窒化膜４を取り除き、単結晶シリコン基板１の
表面が露出されるまでパッド酸化膜２をエッチングする
と共に、酸化膜５、７をエッチングする。したがって、
単結晶シリコン基板１のアクティブ領域とフィールド領
域が実際に平坦になる。
化するために感光膜９を前記酸化膜７上に塗布する。次
いで、図２ｅに示したように、前記感光膜９と酸化膜７
を同時にエッチバックして取り除く。それからアクティ
ブ領域の窒化膜４を取り除き、単結晶シリコン基板１の
表面が露出されるまでパッド酸化膜２をエッチングする
と共に、酸化膜５、７をエッチングする。したがって、
単結晶シリコン基板１のアクティブ領域とフィールド領
域が実際に平坦になる。
【００１４】しかし、従来の方法によりシリコントレン
チを形成するに際しては、狭いパターンと広いパターン
についてエッチング時マイクロローディング効果が現れ
る。すなわち、狭いトレンチは浅く、広いトレンチは深
く形成される深さ差が出る問題点が生ずる。また、トレ
ンチ内に絶縁膜を埋め込み平坦化するにおいて、補助パ
ターンとして感光膜を形成すると共にエッチバックして
取り除くので、感光膜と絶縁膜とのエッチング選択性が
類似でなければならないなど工程を調節し難い。
チを形成するに際しては、狭いパターンと広いパターン
についてエッチング時マイクロローディング効果が現れ
る。すなわち、狭いトレンチは浅く、広いトレンチは深
く形成される深さ差が出る問題点が生ずる。また、トレ
ンチ内に絶縁膜を埋め込み平坦化するにおいて、補助パ
ターンとして感光膜を形成すると共にエッチバックして
取り除くので、感光膜と絶縁膜とのエッチング選択性が
類似でなければならないなど工程を調節し難い。
【００１５】
【発明が解決しようとする課題】従って、本発明は前述
した問題点を解決するためのもので、トレンチを用いた
素子隔離方法においてトレンチ形成工程を容易にし、絶
縁膜埋め込み工程で埋め込んだ絶縁膜の平坦性を改善す
ることを目的とする。
した問題点を解決するためのもので、トレンチを用いた
素子隔離方法においてトレンチ形成工程を容易にし、絶
縁膜埋め込み工程で埋め込んだ絶縁膜の平坦性を改善す
ることを目的とする。
【００１６】
【課題を解決するための手段】前述した目的を達成する
ために、本発明の半導体装置の製造方法は、基板の各フ
ィールド領域に一定間隔で同一の幅を有する複数個の第
１トレンチを形成する段階と、前記各第１トレンチの下
側の基板にチャネルストップイオン注入する段階と、前
記各第１トレンチ内に第１絶縁膜を平坦に埋め込む段階
と、前記各フィールド領域のうち各第１トレンチ間の基
板をエッチングして複数個の第２トレンチを形成する段
階と、前記第２トレンチ内に第２絶縁膜を平坦に埋め込
む段階を有することを特徴とする。
ために、本発明の半導体装置の製造方法は、基板の各フ
ィールド領域に一定間隔で同一の幅を有する複数個の第
１トレンチを形成する段階と、前記各第１トレンチの下
側の基板にチャネルストップイオン注入する段階と、前
記各第１トレンチ内に第１絶縁膜を平坦に埋め込む段階
と、前記各フィールド領域のうち各第１トレンチ間の基
板をエッチングして複数個の第２トレンチを形成する段
階と、前記第２トレンチ内に第２絶縁膜を平坦に埋め込
む段階を有することを特徴とする。
【００１７】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。本発明はトレンチを用いた半導体
装置の素子分離領域の形成工程時、素子分離領域に形成
されるトレンチの広さが一定せず、それぞれ異なる場合
のシリコン基板のエッチングに関するものである。最初
に分離領域の広さにかかわらず、同じ幅を有するトレン
チをまず形成し、このトレンチ内に絶縁膜を埋め込ませ
た後、素子分離領域が割合広い部分にさらに第２のトレ
ンチをほぼ同等な幅を有するように形成し、この第２の
トレンチに絶縁膜を埋め込ませたものである。
明を詳細に説明する。本発明はトレンチを用いた半導体
装置の素子分離領域の形成工程時、素子分離領域に形成
されるトレンチの広さが一定せず、それぞれ異なる場合
のシリコン基板のエッチングに関するものである。最初
に分離領域の広さにかかわらず、同じ幅を有するトレン
チをまず形成し、このトレンチ内に絶縁膜を埋め込ませ
た後、素子分離領域が割合広い部分にさらに第２のトレ
ンチをほぼ同等な幅を有するように形成し、この第２の
トレンチに絶縁膜を埋め込ませたものである。
【００１８】図３、４は本発明の一実施形態による半導
体装置の素子分離膜形成方法を工程順序通り示したもの
である。まず、図３ａに示したように、半導体基板１１
上に絶縁膜として、例えば酸化膜１２を１０００〜５０
００オングストロームの厚さに形成する。フォトリソグ
ラフィ及びエッチング工程によりパターンの小さいフィ
ールド領域及び大きいパターンのフイールド領域の酸化
膜１２を選択的に取り除く。
体装置の素子分離膜形成方法を工程順序通り示したもの
である。まず、図３ａに示したように、半導体基板１１
上に絶縁膜として、例えば酸化膜１２を１０００〜５０
００オングストロームの厚さに形成する。フォトリソグ
ラフィ及びエッチング工程によりパターンの小さいフィ
ールド領域及び大きいパターンのフイールド領域の酸化
膜１２を選択的に取り除く。
【００１９】その際、第１フィールド領域Ｂ１のパター
ンが小さく、第２フィールド領域Ｂ２のパターンが大き
いと仮定する。アクティブ領域Ａと第１、第２フィール
ド領域Ｂ１、Ｂ２とを決めて、フィールド領域の酸化膜
を除去するが、第１フィールド領域Ｂ１の酸化膜１２は
全部取り除き、第２フィールド領域Ｂ２の酸化膜１２は
第１フィールド領域Ｂ１のパターン大きさで一定間隔で
複数箇所の酸化膜１２を飛びとびに取り除く。従って、
酸化膜１２はアクティブ領域Ａに残るもとともに、第２
フィールド領域Ｂ２内で飛びとびに残る。第１のフィー
ルドでも複数の箇所で酸化膜を取り除くようにしても差
し支えない。
ンが小さく、第２フィールド領域Ｂ２のパターンが大き
いと仮定する。アクティブ領域Ａと第１、第２フィール
ド領域Ｂ１、Ｂ２とを決めて、フィールド領域の酸化膜
を除去するが、第１フィールド領域Ｂ１の酸化膜１２は
全部取り除き、第２フィールド領域Ｂ２の酸化膜１２は
第１フィールド領域Ｂ１のパターン大きさで一定間隔で
複数箇所の酸化膜１２を飛びとびに取り除く。従って、
酸化膜１２はアクティブ領域Ａに残るもとともに、第２
フィールド領域Ｂ２内で飛びとびに残る。第１のフィー
ルドでも複数の箇所で酸化膜を取り除くようにしても差
し支えない。
【００２０】次いで、図３ｂに示したように、前記酸化
膜パターンをマスクとしてＣＨ3 ＋Ｏ2 などのガスを用
いた等方性エッチングまたはＣｌ2、ＳＦ6 などのガスを
用いた異方性エッチングにより露出された基板１１を３
０００〜５０００オングストロームの深さにエッチング
して同等の幅を有する多数の第１トレンチ１３を素子分
離領域に形成する。
膜パターンをマスクとしてＣＨ3 ＋Ｏ2 などのガスを用
いた等方性エッチングまたはＣｌ2、ＳＦ6 などのガスを
用いた異方性エッチングにより露出された基板１１を３
０００〜５０００オングストロームの深さにエッチング
して同等の幅を有する多数の第１トレンチ１３を素子分
離領域に形成する。
【００２１】引き続き、図２ｃに示したように、前記酸
化膜１２をマスクとしてＰｙｒｏ（Ｈ2+Ｏ2）または水
蒸気などの酸化性雰囲気で８００〜９５０℃で基板を熱
処理して各トレンチの底部及び内壁に１００〜３５０オ
ングストロームのパッド酸化膜１４を形成する。次い
で、前記酸化膜１２をマスクとしてチャネルストップイ
オン注入を施す。例えば、Ｎ−フィールド領域に対する
チャネルストップとしてはＢ、ＢＦ2 などのイオンを３
０〜８０ＫｅＶの加速電圧と２〜５Ｅ１３／ｃｍ2 のド
ーズでイオン注入して前記パッド酸化膜１４の下部の半
導体基板１１内にチャネルストップイオン注入層を形成
する。
化膜１２をマスクとしてＰｙｒｏ（Ｈ2+Ｏ2）または水
蒸気などの酸化性雰囲気で８００〜９５０℃で基板を熱
処理して各トレンチの底部及び内壁に１００〜３５０オ
ングストロームのパッド酸化膜１４を形成する。次い
で、前記酸化膜１２をマスクとしてチャネルストップイ
オン注入を施す。例えば、Ｎ−フィールド領域に対する
チャネルストップとしてはＢ、ＢＦ2 などのイオンを３
０〜８０ＫｅＶの加速電圧と２〜５Ｅ１３／ｃｍ2 のド
ーズでイオン注入して前記パッド酸化膜１４の下部の半
導体基板１１内にチャネルストップイオン注入層を形成
する。
【００２２】次ぎに、図３ｄに示したように、前記酸化
膜１２とパッド酸化膜１４をＨＦの含まれた溶液で湿式
エッチングして取り除いたり、あるいは取り除かずその
まま絶縁膜、例えば、酸化膜を前記トレンチの深さの半
分より厚く基板上に堆積されるように蒸着してトレンチ
を埋め込んだ後、堆積厚さ以上にエッチバックしてシリ
コン基板の表面と素子分離領域の表面が水平になるよう
に平坦化させて第１トレンチプラグ１６を形成する。
膜１２とパッド酸化膜１４をＨＦの含まれた溶液で湿式
エッチングして取り除いたり、あるいは取り除かずその
まま絶縁膜、例えば、酸化膜を前記トレンチの深さの半
分より厚く基板上に堆積されるように蒸着してトレンチ
を埋め込んだ後、堆積厚さ以上にエッチバックしてシリ
コン基板の表面と素子分離領域の表面が水平になるよう
に平坦化させて第１トレンチプラグ１６を形成する。
【００２３】次いで、図４ｅに示したように、基板上に
感光膜１７を塗布した後、フォトリソグラフィでアクテ
ィブ領域Ａと第１フィールド領域Ｂ１及び第２フィール
ドのアクティブ領域Ａに隣接するプラグをマスキング
し、第２フィールド領域Ｂ２の他の部分の基板を露出さ
せる。上記実施形態においては感光膜１７は上記のよう
に残すが、アクティブ領域と大１フィールド領域だけに
残すようにしてもよい。またアクティブ領域のみに感光
膜を残すようにしてもよい。
感光膜１７を塗布した後、フォトリソグラフィでアクテ
ィブ領域Ａと第１フィールド領域Ｂ１及び第２フィール
ドのアクティブ領域Ａに隣接するプラグをマスキング
し、第２フィールド領域Ｂ２の他の部分の基板を露出さ
せる。上記実施形態においては感光膜１７は上記のよう
に残すが、アクティブ領域と大１フィールド領域だけに
残すようにしてもよい。またアクティブ領域のみに感光
膜を残すようにしてもよい。
【００２４】図４ｆに示したように、前記感光膜１７を
マスクとして露出された基板１１をエッチングする。こ
の際、第２フィールド領域Ｂ２の前記第１トレンチプラ
グ１６もマスクとして作用して実際に同等な幅を有する
第２トレンチ１８が第２フィールド領域Ｂ２に形成され
る。
マスクとして露出された基板１１をエッチングする。こ
の際、第２フィールド領域Ｂ２の前記第１トレンチプラ
グ１６もマスクとして作用して実際に同等な幅を有する
第２トレンチ１８が第２フィールド領域Ｂ２に形成され
る。
【００２５】次いで、図４ｇに示したように、前記感光
膜を取り除いた後、絶縁膜として例えば酸化膜１９を前
記第２トレンチの深さの半分より厚く基板上に堆積され
るように蒸着してトレンチを埋め込む。図４ｈに示した
ように、前記酸化膜１９をエッチバックしてシリコン基
板の表面と素子分離領域の表面とが水平となるように平
坦化させることにより第２トレンチプラグ２０を形成す
る。
膜を取り除いた後、絶縁膜として例えば酸化膜１９を前
記第２トレンチの深さの半分より厚く基板上に堆積され
るように蒸着してトレンチを埋め込む。図４ｈに示した
ように、前記酸化膜１９をエッチバックしてシリコン基
板の表面と素子分離領域の表面とが水平となるように平
坦化させることにより第２トレンチプラグ２０を形成す
る。
【００２６】これにより、割合狭い第１フィールド領域
Ｂ１のトレンチに埋め込まれた第１トレンチプラグ１６
による素子分離膜と、割合広い第２フィールド領域Ｂ２
のトレンチ内に埋め込まれた第１トレンチプラグ１６及
び第２トレンチプラグ２０よりなる素子分離膜が形成さ
れる。
Ｂ１のトレンチに埋め込まれた第１トレンチプラグ１６
による素子分離膜と、割合広い第２フィールド領域Ｂ２
のトレンチ内に埋め込まれた第１トレンチプラグ１６及
び第２トレンチプラグ２０よりなる素子分離膜が形成さ
れる。
【００２７】次いで、図５に基づき本発明の他の実施形
態による半導体装置の素子分離膜形成方法を説明する。
前記実施形態の図４ｆまでの工程を行った後感光膜１７
を取り除いた後、図５ａに示したように、基板の全面に
絶縁膜として、例えば酸化膜を熱酸化方法または蒸着法
で１００〜５００オングストロームの厚さに形成してパ
ッド酸化膜２１を形成した後、その上に流動性ある絶縁
膜２２として流動性ある酸化膜を第２トレンチ１８を十
分に埋め込める程度の厚さに形成する。
態による半導体装置の素子分離膜形成方法を説明する。
前記実施形態の図４ｆまでの工程を行った後感光膜１７
を取り除いた後、図５ａに示したように、基板の全面に
絶縁膜として、例えば酸化膜を熱酸化方法または蒸着法
で１００〜５００オングストロームの厚さに形成してパ
ッド酸化膜２１を形成した後、その上に流動性ある絶縁
膜２２として流動性ある酸化膜を第２トレンチ１８を十
分に埋め込める程度の厚さに形成する。
【００２８】次いで、図５ｂに示したように、前記流動
性ある絶縁膜２２をＮ2 やＡｒガスを含む不活性雰囲気
またはＰｙｒｏ（Ｈ2 ＋Ｏ2)または水蒸気やＯ2 などの
酸化性雰囲気で６００℃以上で熱処理して表面の屈曲を
緩やかに流動させた後、エッチバックしてシリコン基板
の表面と素子分離領域の表面が水平となるように平坦化
させることにより、割合狭い第１フィールド領域Ｂ１の
トレンチに埋め込まれた第１トレンチプラグ１６による
素子分離膜と割合広い第２フィールド領域Ｂ２のトレン
チ内に埋め込まれた第１トレンチプラグ１６と流動性あ
る絶縁膜２２よりなる素子分離膜を形成する。
性ある絶縁膜２２をＮ2 やＡｒガスを含む不活性雰囲気
またはＰｙｒｏ（Ｈ2 ＋Ｏ2)または水蒸気やＯ2 などの
酸化性雰囲気で６００℃以上で熱処理して表面の屈曲を
緩やかに流動させた後、エッチバックしてシリコン基板
の表面と素子分離領域の表面が水平となるように平坦化
させることにより、割合狭い第１フィールド領域Ｂ１の
トレンチに埋め込まれた第１トレンチプラグ１６による
素子分離膜と割合広い第２フィールド領域Ｂ２のトレン
チ内に埋め込まれた第１トレンチプラグ１６と流動性あ
る絶縁膜２２よりなる素子分離膜を形成する。
【００２９】
【発明の効果】以上述べたように、本発明は素子分離領
域にトレンチを形成するための基板エッチング工程時素
子分離領域の大きさにかかわらず同等な幅でトレンチを
形成することによりマイクロローディング効果を防止で
き、工程の均一性及び再現性が改善される。また、トレ
ンチ内に絶縁膜を埋め込ませて平坦化する過程において
実際に同等な幅のトレンチを絶縁膜の蒸着及びエッチバ
ックという一貫性ある工程により絶縁膜を埋め込むこと
によりマイクロローディング効果を防止でき、工程の均
一性及び再現性を改善させうる。
域にトレンチを形成するための基板エッチング工程時素
子分離領域の大きさにかかわらず同等な幅でトレンチを
形成することによりマイクロローディング効果を防止で
き、工程の均一性及び再現性が改善される。また、トレ
ンチ内に絶縁膜を埋め込ませて平坦化する過程において
実際に同等な幅のトレンチを絶縁膜の蒸着及びエッチバ
ックという一貫性ある工程により絶縁膜を埋め込むこと
によりマイクロローディング効果を防止でき、工程の均
一性及び再現性を改善させうる。
【図１】 従来の半導体装置の素子分離膜の形成方法を
示した工程順序図である。
示した工程順序図である。
【図２】 従来の半導体装置の素子分離膜の形成方法を
示した工程順序図である。
示した工程順序図である。
【図３】 本発明の第１実施形態の素子分離膜の形成方
法を示した工程順序図である。
法を示した工程順序図である。
【図４】 本発明の第１実施形態の素子分離膜の形成方
法を示した工程順序図である。
法を示した工程順序図である。
【図５】 本発明の第２実施形態の素子分離膜の形成方
法を示した工程順序図である。
法を示した工程順序図である。
１１ 半導体基板 １２、１９ 酸化膜 １３ 第１トレンチ １４、２１ パッド酸化膜 １５ チャネルストップイオン注入層 １６ 第１トレンチプラグ １７ 感光膜 １８ 第２トレンチ ２０ 第２トレンチプラグ ２２ 流動性ある絶縁膜 Ａ アクティブ領域 Ｂ１ 割合狭い素子分離領域 Ｂ２ 割合広い素子分離領域
Claims (5)
- 【請求項１】 それぞれ異なる幅を有する複数個のフィ
ールド領域にフィールド絶縁膜を形成する半導体装置の
製造方法において、 基板の各フィールド領域に一定間隔で同一の幅を有する
複数個の第１トレンチを形成する段階と、 前記各第１トレンチの下側の基板にチャネルストップイ
オン注入する段階と、 前記各第１トレンチ内に第１絶縁膜を平坦に埋め込む段
階と、 前記各フィールド領域のうち前記各第１トレンチの間の
基板をエッチングして複数個の第２トレンチを形成する
段階と、 前記第２トレンチ内に第２絶縁膜を平坦に埋め込む段階
を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１トレンチの幅は最も小さい幅を
有するフィールド領域の幅で形成することを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第１トレンチを形成する段階は、 半導体基板上に絶縁膜を形成する段階と、 アクティブ領域ではその全面に残すととともにフィール
ド領域では一定幅を有し一定間隔で残るように前記絶縁
膜をパターニングする段階と、 前記パターニングされた絶縁膜をマスクとして露出され
た基板を所定深さにエッチングする段階とを有すること
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記第２トレンチを形成する段階は、 アクティブ領域の上部にマスクを形成する段階と、 前記マスクと前記第１トレンチ内に埋め込まれた第１絶
縁膜をマスクとして用いて露出された基板部位をエッチ
ングする段階とを有することを特徴とする請求項１に記
載の半導体装置の製造方法。 - 【請求項５】 前記第２トレンチ内に第２絶縁膜を埋め
込む段階は、 基板の全面に絶縁膜を形成する段階と、 前記絶縁膜上に前記第２トレンチが埋め込まれるように
流動性ある絶縁膜を形成する段階と、 前記流動性ある絶縁膜を熱処理する工程と、 前記流動性ある絶縁膜をエッチバックして基板の表面と
ほぼ同一面となるように平坦化させる工程とからなるこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR12900/1995 | 1995-05-23 | ||
| KR1019950012900A KR0151267B1 (ko) | 1995-05-23 | 1995-05-23 | 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955421A true JPH0955421A (ja) | 1997-02-25 |
| JP2955838B2 JP2955838B2 (ja) | 1999-10-04 |
Family
ID=19415143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8044103A Expired - Fee Related JP2955838B2 (ja) | 1995-05-23 | 1996-02-07 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2955838B2 (ja) |
| KR (1) | KR0151267B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030043737A (ko) * | 2001-11-26 | 2003-06-02 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 제조방법 |
| JP2005303253A (ja) * | 2004-03-18 | 2005-10-27 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| US7163870B2 (en) | 1997-03-31 | 2007-01-16 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| JP2008535206A (ja) * | 2004-12-27 | 2008-08-28 | サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド | 高電圧超接合端子の製造方法 |
| US8420453B2 (en) | 2009-08-18 | 2013-04-16 | Samsung Electronics Co., Ltd. | Method of forming active region structure |
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|---|---|---|---|---|
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Citations (2)
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|---|---|---|---|---|
| JPS5848437A (ja) * | 1981-09-17 | 1983-03-22 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63228731A (ja) * | 1987-03-18 | 1988-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1995
- 1995-05-23 KR KR1019950012900A patent/KR0151267B1/ko not_active IP Right Cessation
-
1996
- 1996-02-07 JP JP8044103A patent/JP2955838B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848437A (ja) * | 1981-09-17 | 1983-03-22 | Toshiba Corp | 半導体装置の製造方法 |
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| US7474003B2 (en) | 1997-03-31 | 2009-01-06 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7163870B2 (en) | 1997-03-31 | 2007-01-16 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7187039B2 (en) | 1997-03-31 | 2007-03-06 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7199432B2 (en) | 1997-03-31 | 2007-04-03 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7250682B2 (en) | 1997-03-31 | 2007-07-31 | Renesas Technology Corp. | Semiconductor integrated circuit device |
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| US8022550B2 (en) | 1997-03-31 | 2011-09-20 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US7678684B2 (en) | 1997-03-31 | 2010-03-16 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7554202B2 (en) | 1997-03-31 | 2009-06-30 | Renesas Technology Corp | Semiconductor integrated circuit device |
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| KR20030043737A (ko) * | 2001-11-26 | 2003-06-02 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 제조방법 |
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| Publication number | Publication date |
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