KR100190375B1 - 반도체소자의소자분리막형성방법 - Google Patents

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Abstract

본 발명은 열공정으로 인한 활성영역 침투를 방지하면서 종횡비가 서로 다른 트렌치 영역이 형성된 반도체 기판에 일정폭의 소자분리막을 형성할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것으로, 반도체 기판에 트렌치영역을 형성하되, 소자분리막 형성영역이 포함되도록 하는 제1단계, 상기 트렌치영역에 열산화막을 형성하는 제2단계; 상기 열산화막을 선택적으로 식각하여 소자분리막 형성영역 이외의 상기 반도체 기판을 노출시키는 제3단계; 노출된 트렌치영역의 상기 반도체 기판에 에피택셜성장법으로 반도체층을 성장시키는 제4단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체소자의 소자분리막 형성방법
제1A도 및 제1B도는 종래방법에 따른 소자분리막 형성후의 단면도,
제2A도 내지 제2F도는 본 발명에 일실시예에 따른 소자분리막 형성과정을 나타내는 단면도,
제3A도 내지 3E도는 본 발명에 다른 실시예에 따른 소자분리막 형성과정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
21, 31 : 실리콘기판 22, 32 : 패드용 열산화막
23, 33 : 질화막 24, 26, 36, 36' : 트렌치영역
25 : 열산화막 27, 37 : 단결정에피택셜 실리콘층
38 : TEOS 산화막
본 발명은 반도체소자 제조 공정중 소자간의 절연 분리를 위한 소자분리막 형성방법에 관한 것으로 특히, 넓은 능동영역을 확보하면서 반도체기판과의 단차를 완화시키기 위한 방법에 관한 것이다.
일반적으로, 반도체소자 제조시 중요한 하나의 단계는 소자간의 전기적 분리에 있으며, 소자분리방법에는 접합분리방법, 산화분리방법 및 트렌치 분리 방법 등이 있고, 이중 공정의 편의와 우수한 격리(isolation) 특성 및 반도체기판의 산화마스크로 질화막을 이용할 수 있는 산화분리방법, 즉 LOCOS(LOCal Oxidation of Silicon : 이하 LOCOS라 칭함)공정이 많이 사용되어 왔다.
제1A도는 종래의 LOCOS 공정에 의한 소자분리막 형성후의 단면도로서, 이를 통하여 종래기술을 개략적으로 살펴보면 다음과 같다.
실리콘기판(1)에 패드산화막(2), 질화막(3)을 형성한 다음, 상기 질화막(3), 패드산화막(2)을 선택적으로 식각하여 소자분리막 형성영역의 상기 반도체기판을 노출시킨 다음, 열산화공정을 통해 필드산화막을 형성하는 방법이다.
상기 종래기술을 도면에서 알 수 있는 바와 같이 질화막(3) 하부로 필드산화막(4)이 침투하면서 버즈비크 현상이 유발됨으로 인해 활성영역이 감소되는 단점이 있다.
제1B도는 상기 열산화막에 의한 문제점을 해결하기 위한 종래이 다른 방법인 트렌치 구조의 소자분리막 형성후의 단면도로서, 도면부호 1은 실리콘기판, 4'는 소자분리막, 1은 트렌치영역의 폭, h는 트렌치영역의 깊이를 나타낸다.
상기 트렌치 구조의 소자분리막은 활성영역 감소는 문제는 어느 정도 개선할 수 있으나, 트렌치영역의 폭에 대한 깊이의 비(1/h)인 종횡비(aspect ratio)에 따라 소자분리막으로 사용될 절연막의 매립상태가 결정되며, 도면에 도시된 바와 같이 종횡비가 다른 트렌치가 동일한 기판내에 형성될 경우 각 트렌치에 형성되는 소자분리막의 폭과 깊이도 달라지는 문제점이 따른다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 본 발명은 버즈비크 현상을 억제하면서 종횡비가 서로 다른 트렌치 영역이 형성된 반도체기판에 일정폭의 소자분리막을 형성할 수 있는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 마스크박막을 형성하는 제1단계; 리소그라피 공정으로 상기 마스크박막 및 상기 반도체기판의 일부두께를 선택적으로 식각하여, 마스크박막 패턴과 제1트렌치를 형성하는 제2단계; 상기 제1트렌치 폭 보다 좁은 요부가 형성되도록 상기제1트렌치에 열산화막을 형성하는 제3단계; 상기 마스크박막 패턴을 식각마스크로 하여 상기 열산화막을 비등방성 과도식각하여, 소자분리막으로서의 잔류 열산화막과 제2트렌치를 형성하는 제4단계; 및 상기 전류 열산화막과 상기 마스크박막 패턴을 마스크로하여 상기 제2트렌치의 노출된 반도체기판으로부터 에피택셜성장법으로 반도체층을 성장시키는 제5단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 소자분리막 형성방법은, 반도체기판 상에 마스크박막을 형성하는 제1단계; 리소그라피 공정으로 상기 마스크박막 및 상기 반도체기판의 일부 두께를 선택적으로 식각하여, 마스크박막 패턴과 제1트렌치를 형성하는 제2단계; 상기 제2단계가 완료된 기판의 전체구조 상부에 상기 트렌치 폭 보다 좁은 요부가 형성되도록 절연막을 형성하는 제3단계; 상기 절연막을 비등방성 식각하여 상기 트렌치의 측벽에 소자분리막으로서의 절연막스페이서를 형성하는 제4단계; 및 상기 절연막 스페이서의 형성에 의해 노출된 상기 트렌치 저면의 반도체기판으로부터 에피택셜성장법으로 반도체층을 성장시키는 제5단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제2A도 내지 제2F도는 본 발명의 일실시예에 따른 소자분리막 형성과정을 나타내는 단면도로서, 먼저 제2A도에 도시된 바와 같이 실리콘기판(21) 상에 100 내지 300A 두께의 패드용 열산화막(22), 1000 내지 2000A 두께의 질화막(23)을 차례로 적층한다.
이어서, 제2B도에서 질화막(23), 열산화막(22)을 비등방성 식각한 다음, 계속해서 과도식각하여 실리콘기판(21)에 0.3 내지 1.2㎛깊이의 트렌치영역(24)을 형성한 후, 채널스톱용으로 BF2불순물을 소정각도로 경사지게하여 2회 반복하여 이온주입한다. 이때, 20내지 50keV의 이온주입에너지, 1 × 1012내지 1 × 1012원자/cm2의 도즈(dose)조건으로 이온주입 공정을 실시한다.
다음으로, 제2C도에서 상기 트렌치영역(24)에 두꺼운 열산화막(25)을 형성한다. 이때 열산화막(25)은 트레치(24) 폭 보다 좁은 폭으로 요홈이 형성되도록 그증착 두께를 제어한다.
계속해서, 제2D도에 도시된 바와 같이 상기 질화막(23), 열산화막(22)을 식각마스크로 사용하여 노출된 상기 열산화막(25)를 비등방성 과도식각하여 실리콘기판(21)에 다시 트렌치영역(26)을 형성한다. 그리고 식각후 잔류하는 열산화막은 소자분리막이 된다.
이어서, 노출된 트렌치영역(26) 내의 실리콘기판(21) 상에 단결정에피택셜실리콘층(27)을 선택적으로 형성하여 제2E도와 같은 단면을 형성한 다음, 상기 질화막(23)을 인산용액으로 형성하여 제2E도와 같은 단면을 형성한 다음, 상기 질화막(23)을 인산용액으로, 열산화막(22)을 HF 용액으로 각각 제거하여 제2F도에 도시된 바와 같은 소자분리막(25')형성 공정을 완료한다.
제3A도 내지 제3E도는 본 발명의 다른 실시예에 따른 소자 분리막 형성 과정을 나타내는 단면도로서, 먼저, 제3A도에 도시된 바와 같이 실리콘기판(31)상에 100 내지 800Å두께의 패드용 열산화막(32)을 형성한 다음, 사진식각법으로 폭이 다른 트렌치영역(36, 36')을 형성한다.
이어서, 제3B도에서 상기 구조 전체 상부에 트렌치영역 폭의 30% 정도 두께로 TEOS 산화막(38)을 증착한다. 이때, 증착되는 TEOS 산화막의 두께는 활성영역(a)을 고려하여 트렌치내에서 요홈이 형성되도록 조절한다.
계속해서, 제3C도에서 CF4, CHF3,Ar 가스의 조합에 의한 비등방성 식각으로 TEOS 산화막(38)을 식각하여 산화막스페이서(35)를 형성하고, 이에 따라 트렌치영역의 상기 실리콘기판(31)을 노출시킨 다음, 채널스톱용으로 BF2불순물을 소정각도로 경사지게하여 2회 반복하여 이온주입한다. 이때, 10keV의 에너지와, 1x1011내지 1x1018원자/cm2의 도즈(dose)조건으로 이온주입한다.
다음으로, 상기 열산화막(32) 및 산화막스페이서(35)를 마스크로하여 노출된 트렌치 내의 실리콘기판에 제3D도에서와 같이 다결정에피택셜 실리콘(37)을 성장시킨다.
끝으로, 비등방성 식각법으로 상기 열산화막(32) 및 산화막스페이서(35)의 일부를 제거하여 3E도에 도시된 바와 같이 소자분리막 형성공정을 완료한다.
상기와 같이 이루어지는 본 발명은 버즈비크를 억제할 수 있고, 서로 다른 크기를 갖는 트렌치에서 균일하게 소자분리막을 얻을 수 있으며, 활성영역의 면적을 종래방법에 비해 크게 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (8)

  1. 반도체소자의 소자분리막 형성방법에 있어서,
    반도체기판 상에 마스크박막을 형성하는 제1단계,
    리소그라피 공정으로 상기 마스크박막 및 상기 반도체기판의 일부두께를 선택적으로 식각하여, 마스크박막 패턴과 제1트렌치를 형성하는 제2단계;
    상기 제1트렌치 폭 보다 좁은 요부가 형성되도록 상기 제1트렌치에 열산화막을 형성하는 제3단계;
    상기 마스크박막 패턴을 식각마스크로하여 상기 열산화막을 비등방성 과도식각하여, 소자분리막으로서의 잔류 열산화막과 제2트렌치를 형성하는 제4단계; 및
    상기 전류 열산화막과 상기 마스크박막 패턴을 마스크로하여 상기 제2트렌치의 노출된 반도체기판으로부터 에피택셜성장법으로 반도체층을 성장시키는 제5단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  2. 제1항에 있어서,
    제2단계와 상기 제3단계 사이에서, 채널스톱용 불순물을 이온주입하는 제6단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 마스크박막은 순서적으로 적층된 패드산화막과 질화막임을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  4. 제1항 또는 제4항에 있어서,
    상기 제6단계에서 이온주입은, BF2불순물을 20내지 50keV의 에너지와 1 × 1012내지 1×1012원자/cm2의 도즈(dose) 조건으로 실시함을 특징으로 하는 반도체 소자분리막 형성방법.
  5. 반도체소자의 소자분리막 형성방법에 있어서,
    반도체기판 상에 마스크박막을 형성하는 제1단계;
    리소그라피 공정으로 상기 마스크박막 및 상기 반도체기판의 일부두께를 선택적으로 식각하여, 마스크박막 패턴과 제1트렌치를 형성하는 제2단계;
    상기 제2단계가 완료된 기판의 전체구조 상부에 상기 트렌치 폭 보다 좁은 요부가 형성되도록 절연막을 형성하는 제3단계;
    상기 절연막을 비등방성 식각하여 상기 트렌치의 측벽에 소자분리막으로서의 절연막스페이서를 형성하는 제4단계; 및
    상기 절연막 스페이서의 형성에 의해 노출된 상기 트렌치 저면의 반도체기판으로부터 에피택셜성장법으로 반도체층을 성장시키는 제5단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  6. 제5항에 있어서,
    상기 마스크박막은 열산화막임을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  7. 제5항 또는 제6항에 있어서,
    상기 절연막은 TEOS 산화막임을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  8. 제7항에 있어서,
    상기 절연막의 비등방성 식각은 CF4, CHF3및 Ar이 조합된 가스를 사용하여 실시함을 특징으로 하는 반도체소자의 소자분리막 형성방법.
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