JPH07161594A - 半導体ウェハ基板 - Google Patents
半導体ウェハ基板Info
- Publication number
- JPH07161594A JPH07161594A JP30378593A JP30378593A JPH07161594A JP H07161594 A JPH07161594 A JP H07161594A JP 30378593 A JP30378593 A JP 30378593A JP 30378593 A JP30378593 A JP 30378593A JP H07161594 A JPH07161594 A JP H07161594A
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- JP
- Japan
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- semiconductor wafer
- wafer substrate
- polycrystalline silicon
- silicon layer
- groove
- Prior art date
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- Withdrawn
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Abstract
(57)【要約】
【目的】 半導体ウェハ基板と多結晶シリコン層の接触
面積を増加させ、金属不純物を捕獲する能力を低下させ
ることなく、かつ、半導体ウェハ基板の反りを防止でき
るように、多結晶シリコン層の厚さを薄くすることがで
きる半導体ウェハ基板を提供する。 【構成】 半導体ウェハ基板において、半導体ウェハ基
板１０の裏面に中心部１１を中心とした放射状の溝１２
を形成し、この溝１２を含む半導体ウェハ基板１０の裏
面全面に多結晶シリコン層を形成する。
面積を増加させ、金属不純物を捕獲する能力を低下させ
ることなく、かつ、半導体ウェハ基板の反りを防止でき
るように、多結晶シリコン層の厚さを薄くすることがで
きる半導体ウェハ基板を提供する。 【構成】 半導体ウェハ基板において、半導体ウェハ基
板１０の裏面に中心部１１を中心とした放射状の溝１２
を形成し、この溝１２を含む半導体ウェハ基板１０の裏
面全面に多結晶シリコン層を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路を作成
する半導体ウェハ基板に関するものである。
する半導体ウェハ基板に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。すなわち、図
３に示すように、半導体ウェハ基板１を、金属不純物の
汚染から防ぐ方法の一つとして、多結晶シリコン層２を
１〜２μｍ、半導体ウェハ基板１の裏面に形成する多結
晶シリコンバックシールと呼ばれる方法がある。
例えば、以下に示すようなものがあった。すなわち、図
３に示すように、半導体ウェハ基板１を、金属不純物の
汚染から防ぐ方法の一つとして、多結晶シリコン層２を
１〜２μｍ、半導体ウェハ基板１の裏面に形成する多結
晶シリコンバックシールと呼ばれる方法がある。
【０００３】
【発明が解決しようとする課題】しかし、この多結晶シ
リコンバックシール方法では、多結晶シリコン層２の厚
さは、半導体ウェハ基板１を反りなどの変形から防ぐた
め１〜２μｍに限定される。また、金属不純物を捕獲す
る能力は、シリコン基板と多結晶シリコンとの界面の面
積、あるいは、多結晶シリコン中の結晶粒界の面積に比
例するので、前記した従来の方法では、捕獲する能力に
限界が生じてしまう。
リコンバックシール方法では、多結晶シリコン層２の厚
さは、半導体ウェハ基板１を反りなどの変形から防ぐた
め１〜２μｍに限定される。また、金属不純物を捕獲す
る能力は、シリコン基板と多結晶シリコンとの界面の面
積、あるいは、多結晶シリコン中の結晶粒界の面積に比
例するので、前記した従来の方法では、捕獲する能力に
限界が生じてしまう。
【０００４】本発明は、上記問題点を解決するために、
半導体ウェハ基板と多結晶シリコン層の接触面積を増加
させ、金属不純物を捕獲する能力を低下させることな
く、かつ、半導体ウェハ基板の反りを防止できるよう
に、多結晶シリコン層の厚さを薄くすることができる半
導体ウェハ基板を提供することを目的とする。
半導体ウェハ基板と多結晶シリコン層の接触面積を増加
させ、金属不純物を捕獲する能力を低下させることな
く、かつ、半導体ウェハ基板の反りを防止できるよう
に、多結晶シリコン層の厚さを薄くすることができる半
導体ウェハ基板を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体ウェハ基板において、半導体ウェ
ハ基板裏面に設けられる溝と、該溝を含む半導体ウェハ
基板裏面全面に形成される多結晶シリコン層とを設ける
ようにしたものである。また、前記多結晶シリコン層
は、一旦前記溝を含む半導体ウェハ基板裏面全面に多結
晶シリコン層を生成した後、該多結晶シリコン層を全面
エッチバックして形成するようにしたものである。
成するために、半導体ウェハ基板において、半導体ウェ
ハ基板裏面に設けられる溝と、該溝を含む半導体ウェハ
基板裏面全面に形成される多結晶シリコン層とを設ける
ようにしたものである。また、前記多結晶シリコン層
は、一旦前記溝を含む半導体ウェハ基板裏面全面に多結
晶シリコン層を生成した後、該多結晶シリコン層を全面
エッチバックして形成するようにしたものである。
【０００６】更に、前記溝は、半導体ウェハ基板の中心
部を中心として、放射状に形成したり、同心円状に形成
したり、それらを組み合わせた形状に構成することがで
きる。また、前記溝は半導体ウェハ基板の最外周部を残
すように構成することができる。
部を中心として、放射状に形成したり、同心円状に形成
したり、それらを組み合わせた形状に構成することがで
きる。また、前記溝は半導体ウェハ基板の最外周部を残
すように構成することができる。
【０００７】
【作用】本発明によれば、半導体ウェハ基板裏面に溝を
形成し、該溝を含む半導体ウェハ基板裏面全面に多結晶
シリコン層とを設けるようにしたので、半導体集積回路
を作成する、半導体ウェハ基板の金属不純物を捕獲する
能力を低下させることなく、多結晶シリコン層の厚さを
薄くすることができ、かつ、半導体ウェハ基板の変形を
防止することができる。。
形成し、該溝を含む半導体ウェハ基板裏面全面に多結晶
シリコン層とを設けるようにしたので、半導体集積回路
を作成する、半導体ウェハ基板の金属不純物を捕獲する
能力を低下させることなく、多結晶シリコン層の厚さを
薄くすることができ、かつ、半導体ウェハ基板の変形を
防止することができる。。
【０００８】また、溝の形状を工夫することにより、半
導体ウェハ基板が変形し難くなるようにしたり、溝の密
度の均一性が向上させたり、半導体ウェハ基板の最外周
部での欠けをなくすことができる。
導体ウェハ基板が変形し難くなるようにしたり、溝の密
度の均一性が向上させたり、半導体ウェハ基板の最外周
部での欠けをなくすことができる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１の実施例を
示す半導体ウェハ基板の裏面図、図２は図１のＡ−Ａ線
矢視（オリフラ面部分拡大側面）図である。これらの図
に示すように、半導体ウェハ基板１０の裏面に、溝１２
をホトリソグラフィ、エッチングの技術を用い形成す
る。
ながら詳細に説明する。図１は本発明の第１の実施例を
示す半導体ウェハ基板の裏面図、図２は図１のＡ−Ａ線
矢視（オリフラ面部分拡大側面）図である。これらの図
に示すように、半導体ウェハ基板１０の裏面に、溝１２
をホトリソグラフィ、エッチングの技術を用い形成す
る。
【００１０】この実施例においては、溝１２は半導体ウ
ェハ基板１０のほぼ中心部１１より放射状に形成する。
なお、１３は半導体ウェハ基板１０のオリエンテーショ
ンフラットである。このように、溝１２を半導体ウェハ
基板１０のほぼ中心部１１より放射状に形成すると、半
導体ウェハ基板１０の周辺で、隣り合う溝１２の間隔が
広がるため、溝が広い場合でも、半導体ウェハ基板１０
が変形し難くなる。
ェハ基板１０のほぼ中心部１１より放射状に形成する。
なお、１３は半導体ウェハ基板１０のオリエンテーショ
ンフラットである。このように、溝１２を半導体ウェハ
基板１０のほぼ中心部１１より放射状に形成すると、半
導体ウェハ基板１０の周辺で、隣り合う溝１２の間隔が
広がるため、溝が広い場合でも、半導体ウェハ基板１０
が変形し難くなる。
【００１１】図４は本発明の第２の実施例を示す半導体
ウェハ基板の裏面図である。この図に示すように、半導
体ウェハ基板２０の裏面に、溝２２をホトリソグラフ
ィ、エッチングの技術を用い形成する。この実施例にお
いては、溝２２は半導体ウェハ基板２０のほぼ中心部２
１より同心円状に形成する。なお、２３は半導体ウェハ
基板２０のオリエンテーションフラットである。
ウェハ基板の裏面図である。この図に示すように、半導
体ウェハ基板２０の裏面に、溝２２をホトリソグラフ
ィ、エッチングの技術を用い形成する。この実施例にお
いては、溝２２は半導体ウェハ基板２０のほぼ中心部２
１より同心円状に形成する。なお、２３は半導体ウェハ
基板２０のオリエンテーションフラットである。
【００１２】このように、溝２２を半導体ウェハ基板２
０のほぼ中心部２１より同心円状に形成すると、上記第
１の実施例の場合より、溝の密度の均一性が向上する。
図５は本発明の第３の実施例を示す半導体ウェハ基板の
裏面図である。この図に示すように、半導体ウェハ基板
３０の裏面に、中心部３１より放射状に第１の溝３２
を、中心部３１を中心に同心円状に第２の溝３３をそれ
ぞれホトリソグラフィ、エッチングの技術を用い形成す
る。すなわち、第１実施例と第２実施例の溝が組み合わ
されている。なお、３４は半導体ウェハ基板３０のオリ
エンテーションフラットである。
０のほぼ中心部２１より同心円状に形成すると、上記第
１の実施例の場合より、溝の密度の均一性が向上する。
図５は本発明の第３の実施例を示す半導体ウェハ基板の
裏面図である。この図に示すように、半導体ウェハ基板
３０の裏面に、中心部３１より放射状に第１の溝３２
を、中心部３１を中心に同心円状に第２の溝３３をそれ
ぞれホトリソグラフィ、エッチングの技術を用い形成す
る。すなわち、第１実施例と第２実施例の溝が組み合わ
されている。なお、３４は半導体ウェハ基板３０のオリ
エンテーションフラットである。
【００１３】このように、溝を半導体ウェハ基板３０の
ほぼ中心部３１より放射状及び同心円状に形成すると、
上記第１及び第１の実施例の場合より、溝の密度の均一
性が更に向上する。図６は本発明の第４の実施例を示す
半導体ウェハ基板の裏面図である。この図に示すよう
に、半導体ウェハ基板４０の裏面に、格子状の溝４１を
ホトリソグラフィ、エッチングの技術を用い形成する。
この実施例では格子状の溝４１の端部は半導体ウェハ基
板４０の外周面に開口している。なお、４２は半導体ウ
ェハ基板４０のオリエンテーションフラットである。
ほぼ中心部３１より放射状及び同心円状に形成すると、
上記第１及び第１の実施例の場合より、溝の密度の均一
性が更に向上する。図６は本発明の第４の実施例を示す
半導体ウェハ基板の裏面図である。この図に示すよう
に、半導体ウェハ基板４０の裏面に、格子状の溝４１を
ホトリソグラフィ、エッチングの技術を用い形成する。
この実施例では格子状の溝４１の端部は半導体ウェハ基
板４０の外周面に開口している。なお、４２は半導体ウ
ェハ基板４０のオリエンテーションフラットである。
【００１４】このように、溝を格子状に配置することに
より、最も半導体ウェハ基板４０に均一に溝を形成する
ことができる。図７は本発明の第５の実施例を示す半導
体ウェハ基板の裏面図である。この図に示すように、半
導体ウェハ基板５０の裏面に、格子状の溝５１をホトリ
ソグラフィ、エッチングの技術を用い形成する。この実
施例では格子状の溝５１の端部は半導体ウェハ基板５０
の最外周面まで達していない。つまり、半導体ウェハ基
板最外周部まで溝を形成しないようにする。なお、５２
は半導体ウェハ基板５０のオリエンテーションフラット
である。
より、最も半導体ウェハ基板４０に均一に溝を形成する
ことができる。図７は本発明の第５の実施例を示す半導
体ウェハ基板の裏面図である。この図に示すように、半
導体ウェハ基板５０の裏面に、格子状の溝５１をホトリ
ソグラフィ、エッチングの技術を用い形成する。この実
施例では格子状の溝５１の端部は半導体ウェハ基板５０
の最外周面まで達していない。つまり、半導体ウェハ基
板最外周部まで溝を形成しないようにする。なお、５２
は半導体ウェハ基板５０のオリエンテーションフラット
である。
【００１５】このように、半導体ウェハ基板最外周部ま
で溝を形成しないようにすることにより、半導体ウェハ
の最外周部での、半導体ウェハ裏面の微小な欠けを防止
できる。また、半導体ウェハ基板最外周部まで溝を形成
しないようにすることは、前記第１の実施例、第３実施
例にも適用でき、同様の効果が得られる。
で溝を形成しないようにすることにより、半導体ウェハ
の最外周部での、半導体ウェハ裏面の微小な欠けを防止
できる。また、半導体ウェハ基板最外周部まで溝を形成
しないようにすることは、前記第１の実施例、第３実施
例にも適用でき、同様の効果が得られる。
【００１６】ここで、図８に示すように、半導体ウェハ
基板６０の裏面に溝６１をホトリソグラフィ、エッチン
グの技術を用い形成する。その溝６１の幅ｗは、後に形
成する多結晶シリコン層６２の厚さｔの１／２以下（ｗ
≦２ｔ）、深さｄは、通常１〜２μｍ、最大でも３〜５
μｍが望ましい。例えば、多結晶シリコン層６２の厚さ
ｔを１〜２μｍとすれば、溝６１の幅ｗは０．５〜１μ
ｍとし、深さｄは１〜２μｍとすることができる。
基板６０の裏面に溝６１をホトリソグラフィ、エッチン
グの技術を用い形成する。その溝６１の幅ｗは、後に形
成する多結晶シリコン層６２の厚さｔの１／２以下（ｗ
≦２ｔ）、深さｄは、通常１〜２μｍ、最大でも３〜５
μｍが望ましい。例えば、多結晶シリコン層６２の厚さ
ｔを１〜２μｍとすれば、溝６１の幅ｗは０．５〜１μ
ｍとし、深さｄは１〜２μｍとすることができる。
【００１７】その後、半導体ウェハ基板の裏面全面に多
結晶シリコン層６２を形成する。この状態でも、半導体
ウェハ基板６０と多結晶シリコン層６２との界面の面
積、あるいは多結晶シリコン中の結晶粒界の面積は増加
しているので、金属不純物を捕獲する能力は、その向上
している分、形成する多結晶シリコン層の厚さは薄くす
ることができる。
結晶シリコン層６２を形成する。この状態でも、半導体
ウェハ基板６０と多結晶シリコン層６２との界面の面
積、あるいは多結晶シリコン中の結晶粒界の面積は増加
しているので、金属不純物を捕獲する能力は、その向上
している分、形成する多結晶シリコン層の厚さは薄くす
ることができる。
【００１８】また、この後、図９に示すように、多結晶
シリコン層６２を形成後、全面エッチバックすることに
より、溝６１以外の平面部分の多結晶シリコン層６２の
厚さｔをｔ1 まで薄くすることができ、ほぼ溝６１の中
のみに多結晶シリコン層６２を形成し、半導体ウェハ基
板６０の変形を防ぐことができる。なお、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
いて種々の変形が可能であり、これらを本発明の範囲か
ら排除するものではない。
シリコン層６２を形成後、全面エッチバックすることに
より、溝６１以外の平面部分の多結晶シリコン層６２の
厚さｔをｔ1 まで薄くすることができ、ほぼ溝６１の中
のみに多結晶シリコン層６２を形成し、半導体ウェハ基
板６０の変形を防ぐことができる。なお、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
いて種々の変形が可能であり、これらを本発明の範囲か
ら排除するものではない。
【００１９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、上記のように構成したので、半導体集積回路を
作成する、半導体ウェハ基板の金属不純物を捕獲する能
力を低下させることなく、多結晶シリコン層の厚さを薄
くすることができ、かつ、半導体ウェハ基板の変形を防
止することができる。
よれば、上記のように構成したので、半導体集積回路を
作成する、半導体ウェハ基板の金属不純物を捕獲する能
力を低下させることなく、多結晶シリコン層の厚さを薄
くすることができ、かつ、半導体ウェハ基板の変形を防
止することができる。
【図１】本発明の第１の実施例を示す半導体ウェハ基板
の裏面図である。
の裏面図である。
【図２】図１のＡ−Ａ線矢視（オリフラ面部分拡大側
面）図である。
面）図である。
【図３】従来の半導体ウェハ基板の断面図である。
【図４】本発明の第２の実施例を示す半導体ウェハ基板
の裏面図である。
の裏面図である。
【図５】本発明の第３の実施例を示す半導体ウェハ基板
の裏面図である。
の裏面図である。
【図６】本発明の第４の実施例を示す半導体ウェハ基板
の裏面図である。
の裏面図である。
【図７】本発明の第５の実施例を示す半導体ウェハ基板
の裏面図である。
の裏面図である。
【図８】本発明の実施例を示す半導体ウェハ基板の要部
断面（その１）図である。
断面（その１）図である。
【図９】本発明の実施例を示す半導体ウェハ基板の要部
断面（その２）図である。
断面（その２）図である。
１０，２０，３０，４０，５０，６０ 半導体ウェハ
基板 １１，２１，３１ 中心部 １２，２２，３２，３３，４１，５１，６１ 溝 １３，２３，３４，４２，５２ オリエンテーション
フラット ６２ 多結晶シリコン層
基板 １１，２１，３１ 中心部 １２，２２，３２，３３，４１，５１，６１ 溝 １３，２３，３４，４２，５２ オリエンテーション
フラット ６２ 多結晶シリコン層
Claims (2)
- 【請求項１】（ａ）半導体ウェハ基板裏面に設けられる
溝と、 （ｂ）該溝を含む半導体ウェハ基板裏面全面に形成され
る多結晶シリコン層とを具備する半導体ウェハ基板。 - 【請求項２】 前記多結晶シリコン層は、一旦前記溝を
含む半導体ウェハ基板裏面全面に多結晶シリコン層を生
成した後、該多結晶シリコン層を全面エッチバックして
形成してなる請求項１記載の半導体ウェハ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30378593A JPH07161594A (ja) | 1993-12-03 | 1993-12-03 | 半導体ウェハ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30378593A JPH07161594A (ja) | 1993-12-03 | 1993-12-03 | 半導体ウェハ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161594A true JPH07161594A (ja) | 1995-06-23 |
Family
ID=17925266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30378593A Withdrawn JPH07161594A (ja) | 1993-12-03 | 1993-12-03 | 半導体ウェハ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6600217B2 (en) | 2000-02-14 | 2003-07-29 | Fujitsu Limited | Mounting substrate and mounting method for semiconductor device |
-
1993
- 1993-12-03 JP JP30378593A patent/JPH07161594A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6600217B2 (en) | 2000-02-14 | 2003-07-29 | Fujitsu Limited | Mounting substrate and mounting method for semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010206 |