JPH04230052A - 半導体基板及びその製造方法 - Google Patents

半導体基板及びその製造方法

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JPH04230052A JP2418762A JP41876290A JPH04230052A JP H04230052 A JPH04230052 A JP H04230052A JP 2418762 A JP2418762 A JP 2418762A JP 41876290 A JP41876290 A JP 41876290A JP H04230052 A JPH04230052 A JP H04230052A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、完全誘電体分離型の半
導体基板及びその製造方法の改良に関する。
【０００２】
【従来の技術】従来、完全誘電体分離型半導体基板は、
例えば以下に示すような製造方法によって形成されてい
る。まず、図１０及び図１１に示すように、単結晶シリ
コン基板１の一主面に異方性エッチング（Ｖ溝エッチン
グ）によって分離溝２を形成する。次に、図１２に示す
ように、熱酸化等を行うことにより、基板１の表面に絶
縁膜（酸化膜）３を形成する、次に、図１３に示すよう
に、全面に多結晶シリコン膜４を堆積形成する。この後
、図１４及び図１５に示すように、基板１の他方面から
当該基板１をエッチング底（分離溝の底部）に達するま
で研磨する。これにより、素子領域の分離領域５を形成
し、完全誘電体分離型半導体基板を完成する。なお、図
１６に示すように、この基板を利用して、ＩＣプロセス
により単結晶シリコンの素子領域には半導体素子６が形
成される。
【０００３】また、完全誘電体分離型半導体基板の製造
方法には、上述したものの他、例えばウェーハ接着技術
を使用したものが知られている。まず、図１７に示すよ
うに、二枚の単結晶シリコン基板１Ａ，１Ｂをのいずれ
か一方を酸化し、そのいずれか一方の基板表面に絶縁膜
７を形成する。次に、図１８に示すように、絶縁膜７を
間に挟むようにして基板１Ａ，１Ｂを互いに接着する。 次に、図１９に示すように、素子形成領域側の基板１Ｂ
を所定厚になるまで研磨する。この後、図２０に示すよ
うに、基板１Ｂの一主面に異方性エッチング（Ｖ溝エッ
チング）によって分離溝２を形成する。次に、図２１に
示すように、熱酸化等を行うことにより、基板１の表面
に絶縁膜（酸化膜）３を形成する。次に、図２２に示す
ように、全面に多結晶シリコン膜４を堆積形成する。こ
の後、図２３に示すように、多結晶シリコン膜４を所定
の厚さになるまで研磨する。これにより、素子領域の分
離領域５を形成し、完全誘電体分離型半導体基板を完成
する。なお、図２４に示すように、この基板を利用して
、ＩＣプロセスにより単結晶シリコンの素子領域には半
導体素子６が形成される。
【０００４】上記二つの方法は、いずれの場合も分離溝
２の形成に際し、異方性エッチングが使用される点にお
いて共通する。この分離溝２は、面方位に依存したエッ
チング速度比の違いにより形成することができるもので
ある。図２５は、従来の完全誘電体分離型半導体基板の
分離溝の一例を示すものである。なお、分離溝の形成に
は、一般にアルカリ系エッチング液が使用される。
【０００５】図２５に示すようＶ型の分離溝が形成され
るメカニズムは以下に示すとうりである。即ち、ウェー
ハとしては［１００］面９を使用する。この場合、［１
１１］面１０に垂直な方向のエッチング速度が、その他
の方向に比べて極端に遅くなるため、マスク材１２の一
辺からＶ型に切れ込んだ溝が形成される。エッチング端
部は＜１１０＞方向１１に平行となる。このような異方
性エッチングを使って、深い分離溝を形成する。
【０００６】しかしながら、このような完全誘電体分離
型半導体基板は、異方性エッチングを使用しているため
に、ウェーハの面精度に依存したエッチング誤差を生じ
る。つまり、考えられる誤差としては、図２６に示すよ
うな、オリエンテーションフラット１３と、ウェーハ１
４の実際の結晶方位１５との間の誤差θ１がある。また
、図２７に示すような、エッチングパターンを形成する
フォトマスク１７と、オリエンテーションフラット１３
との間の誤差θ２がある。
【０００７】従って、これら二つの誤差のため、図２８
に示すように、マスクのパターン１８と結晶方位１５と
の間に角度誤差θ＝θ１＋θ２があると、図２９及び図
３０に示すように、実際にエッチング形成される分離溝
１９は、マスク材１８下に食い込む。また、この食い込
みは、マスク材１８のコーナー部から最大Ｌ・ｔａｎθ
（Ｌはマスク材１８の一辺の長さ）まで生じる。例えば
、マスク材１８の一辺の長さＬを１０００μｍ、角度誤
差θを２°とすると、分離溝のマスク材１８下への食い
込みは、３４μｍにもなる。このため、実際に素子が配
置される領域は、マスク材１８の形状の面積よりも常に
小さくなる。
【０００８】つまり、図３１に示すように、分離溝の形
成時に分離領域がマスク材１８下の素子領域に最大Ｌ・
ｔａｎθで侵入してくるため、実際に素子が配置される
領域は、予め無効領域（素子領域中、素子を形成できな
い領域）のマージンを見込んで小さめに設計しておく必
要があった。従って、従来の設計方法では、予め分離溝
のマスク材１８下への食い込みを考慮して、その内側に
実際に素子が配置される領域を設定しておく必要があっ
た。
【０００９】
【発明が解決しようとする課題】このように、従来は、
面方位に依存したエッチング速度比の違いを利用した異
方性エッチングにより分離溝が形成されていた。このた
め、ウェーハの面精度に依存したエッチング誤差を生じ
ていた。従って、予め無効領域を見込んで実際の素子の
配置領域を設計する必要があり、その領域は常にマスク
材１８の面積よりも小さかった。
【００１０】本発明は、上記欠点を解決すべくなされた
ものであり、マスク材のパターンと結晶方位の間の角度
誤差に起因した、エッチング時の当該マスク材下への分
離領域の侵入を防止し、これにより無効領域を最小限に
抑えることが可能な完全誘電体分離型半導体基板及びそ
の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の完全誘電体分離型半導体基板は、その素子
領域と分離領域との境界が、実質的な凹凸形状を有して
いる。
【００１２】本発明の完全誘電体分離型半導体基板の製
造方法は、周囲に凹凸形状を有するマスク材をマスクに
して異方性エッチングを行うことにより、分離領域を形
成するものである。
【００１３】また、前記凹凸形状の任意の一辺の長さを
Ｌｎとし、前記凹凸形状の深さをＤｎとし、マスク材と
結品方位との角度誤差をθとした場合に、前記凹凸形状
は、Ｌｎ・ｔａｎθ＜Ｗｎの条件を満たしている。
【００１４】さらに、前記凹凸形状の任意の一辺の長さ
をＬｎとし、前記分離領域のエッチング深さをＤとし、
マスク材と結晶方位との角度ズレをθとした場合に、前
記凹凸形状は、Ｌｎ・ｔａｎθ＜Ｄの条件を満たしてい
る。
【００１５】
【作用】上記構成によれば、周囲に凹凸形状を有するマ
スク材をマスクにして異方性エッチングを行い、分離領
域を形成しているため、素子領域と分離領域との境界が
実質的な凹凸形状を有している。このため、マスク材の
パターンと結晶方位との間に角度誤差が生じても、エッ
チング時の当該マスク材下への分離領域の侵入を防止で
き、これにより無効領域を最小限に抑えることができる
。
【００１６】
【実施例】以下、図面を参照しながら本発明の一実施例
について詳細に説明する。図１乃至図３は、それぞれ本
発明に係わる完全誘電体分離型半導体基板を概略的に示
すものである。即ち、分離領域Ａと素子領域Ｂの境界が
実質的な凹凸形状を有しているものである。図１は、基
板３０の結晶方位とマスク材３１との角度誤差θが零で
ある場合の完全誘電体分離型半導体基板を示している。 図２は、図１の基板を平面から見た状態を示している。 また、図３は、基板３０の結晶方位とマスク材３１との
角度誤差θが零以上である場合の完全誘電体分離型半導
体基板を示している。なお、図１〜図３に示す基板は、
Ｖ溝エッチングを途中まで行った状態で溝底部が平坦で
ある場合を示しているが、溝底部が直角に交わる状態と
なるまでエッチングを行ったものでもよいことは言うま
でもない。
【００１７】本発明は、従来において問題となっていた
角度誤差θによる分離溝のマスク材下への食い込みが、
マスク材のコーナー部から最大Ｌ・ｔａｎθで存在して
いたことに注目したものである。即ち、本発明は、図４
に示すように、マスク材３１の周囲に凹凸形状を設ける
ことによって、その一辺ＬをＬ１、Ｌ２…Ｌｎに分割し
ている。なお、このようなマスク材３１を用いて異方性
エッチングにより基板３０をエッチングする際、角度誤
差θがあると、マスク材３１の各辺Ｌ１、Ｌ２…Ｌｎの
それぞれのコーナー部からはそれぞれ最大Ｌ１・ｔａｎ
θ、Ｌ２・ｔａｎθ、Ｌｎ・ｔａｎθの食い込みが生じ
るが、これらはＬ・ｔａｎθに比べて常に小さい。従っ
て、本発明によれば、従来よりも実際の素子の配置領域
を分離領域Ａとの境界近傍にまで近づけることができる
。また、実際の素子の配置領域は、マスク材３１の凹凸
形状に合せて設計することにより、凹凸形状を付けない
場合に生じていた無効領域（素子領域Ｂ中、実際の素子
の配置領域を除いた領域）に比べて十分に無効領域を削
減することができる。
【００１８】図５は、この効果を概略的に表したもので
ある。ここで、３１はマスク材、３２はマスク材の下に
食い込んだ分離溝、３３は、実際の素子の配置領域であ
る。即ち、本発明（図５（ａ）参照）では、従来例（図
５（ｂ）参照）と比較し、素子領域中において、実際の
素子の配置領域３３を分離領域との境界近傍にまで近付
けることができる。従って、マスク材３１の全面積に対
する実際の素子の配置領域３３の面積の比率を高くする
ことができる。なお、凹凸形状のそれぞれの一辺の長さ
は、Ｌ１＝Ｌ２＝…＝Ｌｎのように、均等とするのが最
も効果的である。
【００１９】ところで、マスク材３１の周囲にはできる
だけ多くの凹凸形状を設け、一辺Ｌの分割数ｎを多くす
ればする程、本発明の効果は顕著となる。但し、以下に
示す条件を満足することが必要となる。即ち、図６に示
すように、複数設けられた凹凸形状において、任意の凹
凸形状の一辺の長さＬｎは、凹凸形状の深さＷｎに対し
て、Ｌｎ・ｔａｎθ＜Ｗｎでなければならない。さもな
ければ、凹凸形状はないものと同様となり、従来と同じ
結果を招くからである。
【００２０】上記凹凸形状を有するマスク材を用いて、
異方性エッチングにより分離領域を形成し、この後、従
来と同様の方法によって完成した完全誘電体分離型半導
体基板によれば、分離溝のマスク下ヘの食い込みは、凹
凸形状の各コーナー部からそれぞれ最大Ｌ１・ｔａｎθ
、Ｌ２・ｔａｎθ、…Ｌｎ・ｔａｎθで生じることとな
る。つまり、これらの食い込みはＬ・ｔａｎθに比べて
常に小さいため、従来よりも実際の素子の配置領域を分
離領域の境界近傍にまで近づけることができる。
【００２１】図７及び図８は、それぞれ本発明の他の実
施例を概略的に示すものである。図７では、繰り返しパ
ターンの凹凸形状をマスク材３１の周囲に規則的に設け
ている。また、図８では、素子領域を分離溝で取り囲む
必要がある場合に、その分離溝を形成するためのマスク
材３１の形状を示している。
【００２２】ところで、本願発明は、分離溝のエッチン
グ深さＤとの関係で、その効果に相違が生じてくる。即
ち、図９に示すように、分離溝のマスク材３１下への食
い込みは、エッチング深さＤより大きくなることはない
ため、Ｌ・ｔａｎθ＞Ｄのときには、分離溝のマスク材
３１下への食い込みは、最大Ｄとなる。つまり、本発明
は、複数設けられた凹凸形状において、任意の凹凸形状
の一辺の長さＬｎは、エッチング深さＤに対して、Ｌｎ
・ｔａｎθ＜Ｄである場合に最も効果的となる。
【００２３】
【発明の効果】以上、説明したように、本発明の完全誘
電体分離型半導体基板及びその製造方法によれば、次の
ような効果を奏する。
【００２４】周囲に凹凸形状を有するマスク材をマスク
にして異方性エッチングを行い、分離領域を形成してい
るため、素子領域と分離領域との境界が実質的な凹凸形
状を有している。このため、マスク材のパターンと結晶
方位との間に角度誤差が生じても、エッチング時の当該
マスク材下への分離領域の侵入を防止でき、これにより
無効領域を最小限に抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係わる完全誘電体分離型半
導体基板を示す斜視図。
【図２】図１の基板を平面から見た状態を示す平面図。
【図３】本発明の一実施例に係わる完全誘電体分離型半
導体基板を示す斜視図。
【図４】本発明における分離溝のマスク材下への食い込
み状態を示す平面図。
【図５】本発明及び従来における分離溝のマスク材下へ
の食い込み状態を比較して示す平面図。
【図６】本発明において、凹凸形状の任意の一辺の長さ
Ｌｎと凹凸形状の深さＷｎとの関係を示す平面図。
【図７】本発明の他の実施例に係わる完全誘電体分離型
半導体基板を示す斜視図。
【図８】本発明の他の実施例に係わる完全誘電体分離型
半導体基板を示す斜視図。
【図９】本発明において、凹凸形状の任意の一辺の長さ
Ｌｎと分離領域のエッチング深さＤとの関係を示す平面
図。
【図１０】従来の完全誘電体分離型半導体基板の製造方
法を示す断面図。
【図１１】従来の完全誘電体分離型半導体基板の製造方
法を示す断面図。
【図１２】従来の完全誘電体分離型半導体基板の製造方
法を示す断面図。
【図１３】従来の完全誘電体分離型半導体基板の製造方
法を示す断面図。
【図１４】従来の完全誘電体分離型半導体基板の製造方
法を示す断面図。
【図１５】従来の完全誘電体分離型半導体基板の製造方
法を示す断面図。
【図１６】従来の完全誘電体分離型半導体基板の素子領
域に半導体素子が形成された状態を示す断面図。
【図１７】従来の完全誘電体分離型半導体基板の製造方
法を示す断面図。
【図１８】従来の完全誘電体分離型半導体基板の製造方
法を示す断面図。
【図１９】従来の完全誘電体分離型半導体基板の製造方
法を示す断面図。
【図２０】従来の完全誘電体分離型半導体基板の製造方
法を示す断面図。
【図２１】従来の完全誘電体分離型半導体基板の製造方
法を示す断面図。
【図２２】従来の完全誘電体分離型半導体基板の製造方
法を示す断面図。
【図２３】従来の完全誘電体分離型半導体基板の製造方
法を示す断面図。
【図２４】従来の完全誘電体分離型半導体基板の素子領
域に半導体素子が形成された状態を示す断面図。
【図２５】従来の完全誘電体分離型半導体基板の分離領
域を示す斜視図。
【図２６】従来のオリエンテーションフラット１３とウ
ェーハ１４の実際の結晶方位１５との間の誤差を示す平
面図。
【図２７】従来のフォトマスク１７とオリエンテーショ
ンフラット１３との間の誤差を示す平面図。
【図２８】マスク材１８と結晶方位１５との間の角度誤
差θを示す平面図。
【図２９】マスク材１８下へ食い込んだ分離溝１９を示
す平面図。
【図３０】マスク材１８下へ食い込メ不分離溝１９を示
す斜視図。
【図３１】マスク材１８のパターンと実際の素子の配置
領域２０との関係を示す平面図。
【符号の説明】
３０…基板，３１…マスク材，３２…分離溝，３３…実
際の素子の配置領域。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　素子領域を分離する分離領域を有し、
    前記分離領域が面方位に依存したエッチング速度比の違
    いを利用した異方性エッチングにより形成される半導体
    基板において、前記素子領域と前記分離領域との境界が
    、実質的な凹凸形状を有していることを特徴とする半導
    体基板。
  2. 【請求項２】　　素子領域を分離する分離領域を有し、
    前記分離領域が面方位に依存したエッチング速度比の違
    いを利用した異方性エッチングにより形成される半導体
    基板の製造方法において、前記分離領域が、周囲に凹凸
    形状を有するマスク材をマスクにして異方性エッチング
    により形成されることを特徴とする半導体基板の製造方
    法。
  3. 【請求項３】　　前記凹凸形状の任意の一辺の長さをＬ
    ｎとし、前記凹凸形状の深さをＷｎとし、マスク材と結
    晶方位との角度誤差をθとした場合に、前記凹凸形状は
    、Ｌｎ・ｔａｎθ＜Ｗｎの条件を満たしていることを特
    徴とすする請求項２記載の半導体基板の製造方法。
  4. 【請求項４】　　前記凹凸形状の任意の一辺の長さをＬ
    ｎとし、前記分離領域のエッチング深さをＤとし、マス
    ク材と結晶方位との角度誤差をθとした場合に、前記凹
    凸形状は、Ｌｎ・ｔａｎθ＜Ｄの条件を満たしているこ
    とを特徴とする請求項２記載の半導体基板の製造方法。
JP2418762A 1990-12-27 1990-12-27 半導体基板及びその製造方法 Pending JPH04230052A (ja)

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