JPH01196821A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01196821A JPH01196821A JP63022635A JP2263588A JPH01196821A JP H01196821 A JPH01196821 A JP H01196821A JP 63022635 A JP63022635 A JP 63022635A JP 2263588 A JP2263588 A JP 2263588A JP H01196821 A JPH01196821 A JP H01196821A
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- contact hole
- etching
- wiring layer
- film
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000005530 etching Methods 0.000 claims abstract description 29
- 239000000463 material Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 19
- 229920005591 polysilicon Polymers 0.000 abstract description 18
- 238000001459 lithography Methods 0.000 abstract description 2
- 238000007796 conventional method Methods 0.000 description 3
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
コンタクトホールの埋め込み方法の改良に関し、コンタ
クトホール内に形成した埋め込み材料の表面とコンタク
トホールを形成した絶縁膜の表面との間に段差が生じな
い半導体装置の製造方法の提供を目的とし、 半導体基板上の絶縁膜に設けたコンタクトホール内の埋
め込み材料の表面及び前記絶縁膜の表面に形成した配線
層をマスクとし、前記絶縁膜上の前記コンタクトホール
の埋め込み材料の残渣を、セルファライン技術を用いた
エンチングにより除去するよう構成する。
クトホール内に形成した埋め込み材料の表面とコンタク
トホールを形成した絶縁膜の表面との間に段差が生じな
い半導体装置の製造方法の提供を目的とし、 半導体基板上の絶縁膜に設けたコンタクトホール内の埋
め込み材料の表面及び前記絶縁膜の表面に形成した配線
層をマスクとし、前記絶縁膜上の前記コンタクトホール
の埋め込み材料の残渣を、セルファライン技術を用いた
エンチングにより除去するよう構成する。
本発明は、半導体装置の製造方法に係り、特にコンタク
トホールの埋め込み方法の改良に関するものである。
トホールの埋め込み方法の改良に関するものである。
半導体装置の製造工程の平坦化工程において、全表面に
形成したコンタクトホールの埋め込み材料のエッチバッ
クを行う際に、この埋め込み材料の残渣が絶縁膜上に残
留するのを防止するために、絶縁膜上の埋め込み材料を
オーバーエツチングして除去している。
形成したコンタクトホールの埋め込み材料のエッチバッ
クを行う際に、この埋め込み材料の残渣が絶縁膜上に残
留するのを防止するために、絶縁膜上の埋め込み材料を
オーバーエツチングして除去している。
このオーバーエツチング処理のために、コンタクトホー
ル内の埋め込み材料の形状が悪くなっている。
ル内の埋め込み材料の形状が悪くなっている。
以上のような状況からコンタクトホール内に形成した埋
め込み材料の形状が悪くならない半導体装置の製造方法
が要望されている。
め込み材料の形状が悪くならない半導体装置の製造方法
が要望されている。
従来の半導体装置の製造方法を第２図及び第３図につい
て説明する。
て説明する。
先ず第２図（ａｌに示すように、半導体基板１１の上に
絶縁膜、例えばＰＳＧ膜１３を形成し、半導体基板１１
表面の活性領域の位置にコンタクトホールを設け、全面
にポリシリコン膜１４を形成する。
絶縁膜、例えばＰＳＧ膜１３を形成し、半導体基板１１
表面の活性領域の位置にコンタクトホールを設け、全面
にポリシリコン膜１４を形成する。
次にバックエツチングによりＰＳＧ膜１３の表面より上
のポリシリコン膜１４を除去する。このバックエツチン
グをジャストエツチングした状態では第２図（ｂ）に示
すように、ＰＳＧ膜１３の表面に残渣１４ａが残ってい
る。
のポリシリコン膜１４を除去する。このバックエツチン
グをジャストエツチングした状態では第２図（ｂ）に示
すように、ＰＳＧ膜１３の表面に残渣１４ａが残ってい
る。
この残渣１４ａが残留するのを防止するために、オーバ
ーエツチングを行っているので、第２図（Ｃ）に示すよ
うにコンタクトホール１３ａ内のポリシリコン膜１４の
表面とＰＳＧ膜１３の表面との間に段差が生じている。
ーエツチングを行っているので、第２図（Ｃ）に示すよ
うにコンタクトホール１３ａ内のポリシリコン膜１４の
表面とＰＳＧ膜１３の表面との間に段差が生じている。
従ってこの上に配線層１６を形成すると第２図（ｄ）に
示すように、配線層１６の表面が平坦とならない。
示すように、配線層１６の表面が平坦とならない。
また、他の方法として第３図（ａ）に示すように、ポリ
シリコン膜２４の窪んでいる部分にポリシリコン膜２４
とエツチングレートが略等しいレジスト２５を埋め込み
、ジャストエツチングを行うと第３図（ｂ）に示すよう
になり、この状態ではＰＳＧ膜２３の表面に残渣２４ａ
が残っている。
シリコン膜２４の窪んでいる部分にポリシリコン膜２４
とエツチングレートが略等しいレジスト２５を埋め込み
、ジャストエツチングを行うと第３図（ｂ）に示すよう
になり、この状態ではＰＳＧ膜２３の表面に残渣２４ａ
が残っている。
この残渣２４ａが残留するのを防止するために、オーバ
ーエツチングを行うと、第３図（Ｃ１に示すように、第
２図（Ｃ）の場合よりは幾分コンタクトホール内のポリ
シリコン膜２４の形状は改善されるが、この上に配線層
２６を形成すると第３図（ｄ）に示すように、配線層２
６の表面は第２図ｔｄ）と同様になる。
ーエツチングを行うと、第３図（Ｃ１に示すように、第
２図（Ｃ）の場合よりは幾分コンタクトホール内のポリ
シリコン膜２４の形状は改善されるが、この上に配線層
２６を形成すると第３図（ｄ）に示すように、配線層２
６の表面は第２図ｔｄ）と同様になる。
以上説明の従来の半導体装置の製造方法で問題となるの
は、絶縁膜上の残渣の残留を防止するためにジャストエ
ツチングの後にオーバーエツチングを行うので、コンタ
クトホール内のポリシリコン膜の表面とＰＳＧ膜の表面
との間に段差が生じていることである。
は、絶縁膜上の残渣の残留を防止するためにジャストエ
ツチングの後にオーバーエツチングを行うので、コンタ
クトホール内のポリシリコン膜の表面とＰＳＧ膜の表面
との間に段差が生じていることである。
このだめこのコンタクトホール内のポリシリコン膜の上
に形成する電極の表面の形状が平坦でなくなるのである
。
に形成する電極の表面の形状が平坦でなくなるのである
。
本発明は以上のような状況から容易に実施できる工程に
より、コンタクトホール内に形成した埋め込み材料の表
面とコンタクトホールを形成した絶縁膜の表面との間に
段差が生じない半導体装置の製造方法の提供を目的とし
たものである。
より、コンタクトホール内に形成した埋め込み材料の表
面とコンタクトホールを形成した絶縁膜の表面との間に
段差が生じない半導体装置の製造方法の提供を目的とし
たものである。
上記問題点は、半導体基板上の絶縁膜に設けたコンタク
トホール内の埋め込み材料の表面及びこの絶縁膜の表面
に形成した配線層をマスクとし、この絶縁膜上のコンタ
クトホールの埋め込み材料の残渣を、セルファライン技
術を用いたエツチングにより除去する本発明による半導
体装置の製造方法によって解決される。
トホール内の埋め込み材料の表面及びこの絶縁膜の表面
に形成した配線層をマスクとし、この絶縁膜上のコンタ
クトホールの埋め込み材料の残渣を、セルファライン技
術を用いたエツチングにより除去する本発明による半導
体装置の製造方法によって解決される。
即ち本発明においては、半導体基板上の絶縁膜に設けた
コンタクトホール内及び絶縁膜の表面に埋め込み材料を
形成し、この埋め込み材料のバンクエツチングを絶縁膜
の表面で停止するジャストエツチングで行い、このコン
タクトホール内の埋め込み材料及び絶縁膜の表面に配線
層を形成し、この配線層をマスクとして絶縁膜上のポリ
シリコン膜の残渣をエツチングにより除去することがで
きるので、コンタクトホール内の埋め込み材料の表面と
絶縁膜の表面との段差をなくし、表面が平１ｕな配線層
を形成することが可能となる。
コンタクトホール内及び絶縁膜の表面に埋め込み材料を
形成し、この埋め込み材料のバンクエツチングを絶縁膜
の表面で停止するジャストエツチングで行い、このコン
タクトホール内の埋め込み材料及び絶縁膜の表面に配線
層を形成し、この配線層をマスクとして絶縁膜上のポリ
シリコン膜の残渣をエツチングにより除去することがで
きるので、コンタクトホール内の埋め込み材料の表面と
絶縁膜の表面との段差をなくし、表面が平１ｕな配線層
を形成することが可能となる。
以下第１図について本発明の一実施例を説明する。
先ず第１図（ａｌに示すように、ゲート電極２を形成し
た半導体基板１の表面に絶縁膜、例えばｐｓＧ膜３を形
成し、活性領域の位置にコンタクトホールを設け、この
全面にコンタクトホールの埋め込み材料、例えばポリシ
リコン膜４を形成し、バックエツチングによりＰＳＧ＠
３の表面でエツチングを停止するジャストエツチングに
よりポリシリコン膜４を除去すると、このバンクエツチ
ングをジャストエツチングした状態では、ＰＳＧＳ２Ｏ
２面に平面部の残渣４ａ及び段差部の残渣４ｂが残って
いる。
た半導体基板１の表面に絶縁膜、例えばｐｓＧ膜３を形
成し、活性領域の位置にコンタクトホールを設け、この
全面にコンタクトホールの埋め込み材料、例えばポリシ
リコン膜４を形成し、バックエツチングによりＰＳＧ＠
３の表面でエツチングを停止するジャストエツチングに
よりポリシリコン膜４を除去すると、このバンクエツチ
ングをジャストエツチングした状態では、ＰＳＧＳ２Ｏ
２面に平面部の残渣４ａ及び段差部の残渣４ｂが残って
いる。
次に第１図（ｂ）に示すように、リソグラフィー技術に
よりこのコンタクトホール内のポリシリコン膜４及びＰ
ＳＧＳ２Ｏ２面に配線層６を形成し、この配線Ｎ６をマ
スクとしてＰＳＧＳ２Ｏ２面に残っている残渣４ａ及び
段差部の残渣４ｂをエツチングにより除去する。
よりこのコンタクトホール内のポリシリコン膜４及びＰ
ＳＧＳ２Ｏ２面に配線層６を形成し、この配線Ｎ６をマ
スクとしてＰＳＧＳ２Ｏ２面に残っている残渣４ａ及び
段差部の残渣４ｂをエツチングにより除去する。
このようにジャストエツチングによりコンタクトホール
内のポリシリコン膜４をエツチングするのでポリシリコ
ン膜４０表面とＰＳＧＳ２Ｏ２段差がな（なり、配線層
６の表面の平坦化が可能となる。また配線層６をマスク
としてＰＳＧ膜３上のポリシリコン膜４の残渣４ａ及び
段差部の残渣４ｂをエツチングするので、残渣４ａ及び
４ｂの除去を確実に行うことが可能となる。
内のポリシリコン膜４をエツチングするのでポリシリコ
ン膜４０表面とＰＳＧＳ２Ｏ２段差がな（なり、配線層
６の表面の平坦化が可能となる。また配線層６をマスク
としてＰＳＧ膜３上のポリシリコン膜４の残渣４ａ及び
段差部の残渣４ｂをエツチングするので、残渣４ａ及び
４ｂの除去を確実に行うことが可能となる。
本実施例ではコンタクトホール内の埋め込み材料として
ポリシリコン膜４を用いたが、コンタクトホール内の半
導体基板１の表面にエピタキシャル層を成長させ、この
エピタキシャル層の表面とＰＳＧＳ２Ｏ２面との段差を
なくすことも可能であるが、この際にもＰｓＧ膜３の平
面部或いは段差部にエピタキシャル層３の材料が付着す
ることがあるが、このような場合にもエピタキシャル層
の表面及びｐｓｃｌ１３の表面に配線層６を形成してこ
れをマスクとしてＰＳＧＳ２Ｏ２面の上記エピタキシャ
ル層の、付着物をエツチングして除去することも可能で
ある。
ポリシリコン膜４を用いたが、コンタクトホール内の半
導体基板１の表面にエピタキシャル層を成長させ、この
エピタキシャル層の表面とＰＳＧＳ２Ｏ２面との段差を
なくすことも可能であるが、この際にもＰｓＧ膜３の平
面部或いは段差部にエピタキシャル層３の材料が付着す
ることがあるが、このような場合にもエピタキシャル層
の表面及びｐｓｃｌ１３の表面に配線層６を形成してこ
れをマスクとしてＰＳＧＳ２Ｏ２面の上記エピタキシャ
ル層の、付着物をエツチングして除去することも可能で
ある。
このようにコンタクトホール内の埋め込み材料の表面と
ＰＳＧＳ２Ｏ２面との段差がなくなるように埋め込み材
料を形成し、配線層６をこのコンタクトホール内の埋め
込み材料及びＰＳＧＳ２Ｏ２面に配線層６を形成し、こ
の配線層６をマスクとしてＰＳＧＳ２Ｏ２面に残ってい
る残渣４ａ及び４ｂ或いは付着物をエツチングにより除
去することが可能となるので、表面が平坦な配線層６の
形成が可能となる。
ＰＳＧＳ２Ｏ２面との段差がなくなるように埋め込み材
料を形成し、配線層６をこのコンタクトホール内の埋め
込み材料及びＰＳＧＳ２Ｏ２面に配線層６を形成し、こ
の配線層６をマスクとしてＰＳＧＳ２Ｏ２面に残ってい
る残渣４ａ及び４ｂ或いは付着物をエツチングにより除
去することが可能となるので、表面が平坦な配線層６の
形成が可能となる。
以上の説明から明らかなように本発明によれば極めて容
易に実施し得る工程により、コンタクトホール内の埋め
込み材料のエツチングをジャストエツチングすることに
より、表面が平坦な配線層の形成が可能であり、絶縁膜
上のポリシリコンの残渣或いはエピタキシャル材料の付
着物の除去も確実に行うことが可能となる等の利点があ
り、著しい経済的及び、信顛性向上の効果が期待でき工
業的には極めて有用なものである。
易に実施し得る工程により、コンタクトホール内の埋め
込み材料のエツチングをジャストエツチングすることに
より、表面が平坦な配線層の形成が可能であり、絶縁膜
上のポリシリコンの残渣或いはエピタキシャル材料の付
着物の除去も確実に行うことが可能となる等の利点があ
り、著しい経済的及び、信顛性向上の効果が期待でき工
業的には極めて有用なものである。
第１図は本発明による一実施例を工程順に示す側断面図
、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、 第３図は従来の他の半導体装置の製造方法を工程順に示
す側断面図、 である。 図において、 ■は半導体基板、 ２はゲート電極、 ３はＰ Ｓ Ｇ膜、 ４はポリシリコン膜、 ４ａは平面部の残渣、 ４ｂは段差部の残渣、 ５はレジスト膜、 ６は配線層、 本発明による一実施例を工程順に示す側断面図第１図
、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、 第３図は従来の他の半導体装置の製造方法を工程順に示
す側断面図、 である。 図において、 ■は半導体基板、 ２はゲート電極、 ３はＰ Ｓ Ｇ膜、 ４はポリシリコン膜、 ４ａは平面部の残渣、 ４ｂは段差部の残渣、 ５はレジスト膜、 ６は配線層、 本発明による一実施例を工程順に示す側断面図第１図
Claims (1)
- 半導体基板（１）上の絶縁膜（３）に設けたコンタク
トホール内の埋め込み材料（４）の表面及び前記絶縁膜
（３）の表面に形成した配線層（６）をマスクとし、前
記絶縁膜（３）上の前記コンタクトホールの埋め込み材
料（４）の残渣（４ａ、４ｂ）を、セルファライン技術
を用いたエッチングにより除去することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63022635A JPH01196821A (ja) | 1988-02-01 | 1988-02-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63022635A JPH01196821A (ja) | 1988-02-01 | 1988-02-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01196821A true JPH01196821A (ja) | 1989-08-08 |
Family
ID=12088292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63022635A Pending JPH01196821A (ja) | 1988-02-01 | 1988-02-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01196821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04258153A (ja) * | 1991-02-12 | 1992-09-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH09167801A (ja) * | 1995-11-15 | 1997-06-24 | Hyundai Electron Ind Co Ltd | 半導体素子のタングステンプラグ形成方法 |
-
1988
- 1988-02-01 JP JP63022635A patent/JPH01196821A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04258153A (ja) * | 1991-02-12 | 1992-09-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH09167801A (ja) * | 1995-11-15 | 1997-06-24 | Hyundai Electron Ind Co Ltd | 半導体素子のタングステンプラグ形成方法 |
| US5930670A (en) * | 1995-11-15 | 1999-07-27 | Hyundai Electronics Industries, Co., Ltd. | Method of forming a tungsten plug of a semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Effective date: 20050318 Free format text: JAPANESE INTERMEDIATE CODE: A761 |