JPS61203632A - 半導体基板 - Google Patents

半導体基板

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JPS61203632A
JPS61203632A JP4431085A JP4431085A JPS61203632A JP S61203632 A JPS61203632 A JP S61203632A JP 4431085 A JP4431085 A JP 4431085A JP 4431085 A JP4431085 A JP 4431085A JP S61203632 A JPS61203632 A JP S61203632A
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JP
Japan
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semiconductor substrate
opening
facet
epitaxial layer
side wall
Prior art date
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Pending
Application number
JP4431085A
Other languages
English (en)
Inventor
Hiroaki Okizaki
沖崎　宏明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS61203632A publication Critical patent/JPS61203632A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板に係シ、特に選択エピタキシャルを
行なった半導体基板の構造に関する。
〔従来の技術〕
選択エピタキシャルを行なう半導体基板に関しては、一
般にエピタキシャル成長を行なう領域のみ絶縁物を除去
する構造（特開４８−２２２８９゜特開４ｓ−４９２ａ
６０％開４８−９０６８５）を有しているが、側壁の形
状に関しては特に考慮されていない。
〔発明が解法しようとする問題点〕
このような従来の選択エピタキシャルを行なう半導体基
板の構造は、第３図の様に、側壁７．７′の形状を単結
晶半導体基板５の表面に対し垂直ンこ形成し、このため
選択エピタキシャル層８を形成すると、ファセット９．
９′が形成される（文献；ＳＯ目ｄ　５ｔａｔｅ　Ｔｅ
ｃｈｎｏｌｏｇｙ　、　Ｍａｙ　ｌ　９８４．１３５頁
乃至１４３　Ｘ）。７アセツト９．９′の大きさとして
は、エピタキシャル層厚２μｍとすると、ファセット深
さ人は約５０００人で、７アセツト長さＢは約３〜４μ
ｍ程度形成される。このファセッ）９．　９’ができる
原因としては、分離用酸化膜６．６′の側１１７．　７
’が存在すること、エピタキシャル成長の遅い面方位が
存在することの２つの要因が重なって生じるものでおる
。
つまり単結晶半導体基板に核形成がおこシ、その核から
エピタキシャル層が形成されていくわけであるが、分離
用酸化膜６．６′の側壁７．７′の点でエピタキシャル
層が形成されに＜＜（系のトータルエネルギが小さくな
る様に動くため）数原子層のファセットが形成されるこ
とになる。その時、“ファセットにエピタキシャル成長
速度の遅い面が存在すると垂直に形成された分離用酸化
膜の側壁７．７′との相乗効果によシ、ファセットが大
きく成長していくことになる。そのため、素子を形成す
る場合、ファセットの長さの分マージンを取る必要がお
９．７アセツト９．９′　と分離用酸化膜６．６′の段
差のため配線の段切れが生じる等の重大な問題があった
。
本発明の目的は、前記間Ｗｉｔ−解決し、段切れが生ぜ
ず、高密度にエピタキシャル層を形成できるようにした
半導体基板を提供するととくある。
〔問題点を解決するための手段〕
本発明の構成は、基板表面に選択的に開孔部を設け、と
の開孔部にエピタキシャル層を形成した半導体基板にお
いて、前記開孔部の側壁には、この開孔部に傾く５０ｏ
乃至８００　（基板表面と側壁とのなす角度）の傾斜を
持たせたことを特徴とする。
〔実施例〕
次νＣ図面を１照しながら本発明の詳細な説明する。
第１図は本発明の本実施例の半導体基板を示す断面図、
第２図は第１図の点線部分の断面写真を示す。第１図、
第２図において、まず、単結晶半導体基板ｔ　Ｋ分離用
酸化膜２，２’を形成し、選択エピタキシャル成長を行
なう領域の酸化膜を除去する。このとき、分離用酸化膜
の側壁３，３′に５０’乃至８０’の傾斜角θを持たせ
る。この傾斜角０は、ゆるい方がファセットは生じない
が、ゆるすぎると高集積化には向かない。この程度の傾
斜角０ではファセットはほとんど発生しない。
以上の基板に、選択エピタキシャル層４′ｆ：形成する
ことＫよシ、ファセットの生じない平滑な半導体基板が
得られる。
第２図に側壁３．３′の傾斜角σを７２°とした場合の
選択エピタキシャル成長後の断面写真を示す。この写真
かられかる様に、ファセットは全く生じていない。
また単結晶半導体基板自身をエツチングし開孔部を設け
、側壁に絶縁物を形成し、開孔部Ｖこのみ選択エピタキ
シャル層を形成する様な場合でも、側壁に傾斜を持たせ
ることによシ、同じ効果が得られることは言うまでもな
い。
〔発明の効果〕
以上説明した様に、本発明によれば、半導体基板の分離
用酸化膜の側壁に傾斜を持たせることによシ、ファセッ
ト、のない平滑な選択エピタキシャル層が形成できると
いう効果が得られる。
【図面の簡単な説明】
第１図は本発明の実施例の半導体基板を示す断面図、第
２図は第１図の破線部分の断面写真、第３図は従来の半
導体基板を用い選択エピタキシャル成長を行なった後の
断面図である。面図において、 １．５・・・・・・単結晶半導体基板、２．　２’、　
　６゜６′・・・・・・分離用酸化膜、３．　３’、　
　７．　７’・・・・・・側＆、４．　８・・・・・・
エピタキシャル層、９．　９’・・・・・・ファセット
、０・・・・・・傾斜角。 第３Ｉ！Ｉ 手続補正書（方式） ％式％ １、事件の表示　　　昭和６０年　特　許願第４４３１
０号２、発明の名称　　半導体基板 ３、補正をする者 事件との関係　　　　　　　出　願　人東京都港区芝五
丁目３３番１号 （４２３）　　　日本電気株式会社 代表者　関本忠弘 ４、代理人 ５、補正指令の日付　　昭和６０年６月２５日（発送日
）６、補正の対象 明細書の「図面の簡単な説明」の欄 ７　補正の内容 （１）明細書　第５頁第１６行目「断面写真」の前に「
結晶の構造を示す」を挿入する。 代理人　弁理士　　内　原　　　晋　゛。 、′ 一□ 翫

Claims (1)

    【特許請求の範囲】
  1. 基板表面に選択的に開孔部を設け、この開孔部にエピタ
    キシャル層を形成した半導体基板において、前記開孔部
    の側壁には、この開孔部内に傾く前記基板表面と前記側
    壁とのなす角度が５０°乃至８０°の傾斜を持つことを
    特徴とする半導体基板。
JP4431085A 1985-03-06 1985-03-06 半導体基板 Pending JPS61203632A (ja)

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JP4431085A JPS61203632A (ja) 1985-03-06 1985-03-06 半導体基板

Applications Claiming Priority (1)

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JP4431085A JPS61203632A (ja) 1985-03-06 1985-03-06 半導体基板

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JPS61203632A true JPS61203632A (ja) 1986-09-09

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ID=12687916

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4431085A Pending JPS61203632A (ja) 1985-03-06 1985-03-06 半導体基板

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JP (1) JPS61203632A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5135884A (en) * 1991-03-28 1992-08-04 Sgs-Thomson Microelectronics, Inc. Method of producing isoplanar isolated active regions
US5453396A (en) * 1994-05-31 1995-09-26 Micron Technology, Inc. Sub-micron diffusion area isolation with SI-SEG for a DRAM array
JP2003100861A (ja) * 2001-09-20 2003-04-04 Mitsubishi Electric Corp 半導体装置の製造方法
KR100400287B1 (ko) * 1996-12-31 2003-12-24 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법

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