JPS63108717A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63108717A JPS63108717A JP61256110A JP25611086A JPS63108717A JP S63108717 A JPS63108717 A JP S63108717A JP 61256110 A JP61256110 A JP 61256110A JP 25611086 A JP25611086 A JP 25611086A JP S63108717 A JPS63108717 A JP S63108717A
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- Japan
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- epitaxial layer
- layer
- semiconductor substrate
- semiconductor device
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 6
- 230000002265 prevention Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 239000012535 impurity Substances 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 230000008021 deposition Effects 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体基板
上にエピタキシャル層を有する半導体装置の製造方法に
関する。
上にエピタキシャル層を有する半導体装置の製造方法に
関する。
従来、この種の半導体装置の製造方法では、半導体基板
表面の目合せパターンが、その上に形成したエピタキシ
ャル層の表面で゛、半導体基板の面方位に依存してずれ
るので、これを修正した目合せを行なわなければならな
かった。
表面の目合せパターンが、その上に形成したエピタキシ
ャル層の表面で゛、半導体基板の面方位に依存してずれ
るので、これを修正した目合せを行なわなければならな
かった。
第３図は従来の半導体装置の製造方法の一例を説明する
ための半導体チップの断面図である。
ための半導体チップの断面図である。
この従来例は、先ず、表面に埋込層２形成用の拡散と目
合せパターン１ａとを少くとも有する半導体基板１上に
エピタキシャル層４を形成する。
合せパターン１ａとを少くとも有する半導体基板１上に
エピタキシャル層４を形成する。
このとき、エピタキシャル層４の表面には半導体基板１
表面の面方位に依存して一定方向にずれた目合せパター
ン４ａ”及び埋込層パターン４ａが出来る。
表面の面方位に依存して一定方向にずれた目合せパター
ン４ａ”及び埋込層パターン４ａが出来る。
次に、エピタキシャル層４上に絶縁膜６を形成する。こ
の絶縁膜６表面には、エピタキシャル層４表面の目合せ
パターン４ａ’とはずれていないが、半導体基板１表面
の目合せパターン１ａがらはずれている目合せパターン
６ａ’が出来る。
の絶縁膜６表面には、エピタキシャル層４表面の目合せ
パターン４ａ’とはずれていないが、半導体基板１表面
の目合せパターン１ａがらはずれている目合せパターン
６ａ’が出来る。
次に、この目合せずれを考慮して位置修正したマスクパ
ターンによって、絶縁膜６に拡散用窓７を開孔し、絶縁
ｖ６をマスクとして不純物を拡散すれば、埋込Ｎ２に連
らなる素子分離用の拡散領域８が形成できる。
ターンによって、絶縁膜６に拡散用窓７を開孔し、絶縁
ｖ６をマスクとして不純物を拡散すれば、埋込Ｎ２に連
らなる素子分離用の拡散領域８が形成できる。
上述した従来の半導体装置の製造方法では、エピタキシ
ャル成長に伴なう半導体基板の面方位に依存した目合せ
パターンのずれが生じるので、あらかじめ半導体基板の
面方位に依存した目合せパターンのずれの量を見込んで
位置修正をして、エピタキシャル成長後のずれの量を相
殺する目合せを行なわなければならず、しかも半導体基
板の面方位の基板ごとのばらつき及びエピタキシャル成
長の温度や成長速度のばらつき等によってずれの量が一
定ではないために、目合せのずれが一層大きくなるとい
う欠点があった。
ャル成長に伴なう半導体基板の面方位に依存した目合せ
パターンのずれが生じるので、あらかじめ半導体基板の
面方位に依存した目合せパターンのずれの量を見込んで
位置修正をして、エピタキシャル成長後のずれの量を相
殺する目合せを行なわなければならず、しかも半導体基
板の面方位の基板ごとのばらつき及びエピタキシャル成
長の温度や成長速度のばらつき等によってずれの量が一
定ではないために、目合せのずれが一層大きくなるとい
う欠点があった。
本発明による半導体装置の製造方法は、半導体基板上に
エピタキシャル層を有する半導体装置の製造方法におい
て、前記半導体基板の少くとも口合せパターンの部分の
上に前記エピタキシャル層成長防止用の膜を選択的に形
成する工程及び前記半導体基板上に前記エピタキシャル
層を形成する工程を含み前記エピタキシャル層による目
合せずれを防止して成る。
エピタキシャル層を有する半導体装置の製造方法におい
て、前記半導体基板の少くとも口合せパターンの部分の
上に前記エピタキシャル層成長防止用の膜を選択的に形
成する工程及び前記半導体基板上に前記エピタキシャル
層を形成する工程を含み前記エピタキシャル層による目
合せずれを防止して成る。
次に５本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
この実施例は、先ず、第１図＜ａ）に示すように、半導
体基板１表面に埋込層形成領域２ａ及び目合せパターン
１ａを形成する。
体基板１表面に埋込層形成領域２ａ及び目合せパターン
１ａを形成する。
次に、第１図（ｂ）に示すように、目合せパターン１ａ
を覆う様に酸化膜等からなる絶縁膜３を選択的に形成す
る。
を覆う様に酸化膜等からなる絶縁膜３を選択的に形成す
る。
次に、第１図（ｃ）に示すように、半導体基板１上の全
面にエピタキシャル層４を、例えば厚さ１０μｍに形成
する。このとき、埋込層２と共に絶縁膜３の上には多結
晶シリコン層５が形成され、目合せパターン１ａ及び３
ａの真上に目合せパターン５ａができる。
面にエピタキシャル層４を、例えば厚さ１０μｍに形成
する。このとき、埋込層２と共に絶縁膜３の上には多結
晶シリコン層５が形成され、目合せパターン１ａ及び３
ａの真上に目合せパターン５ａができる。
次に、第１図（ｄ）に示すように、絶縁膜６を形成して
、目合せパターン１ａの真上にできた目合せパターン６
ａに合わせて拡散用窓７を開孔し、更に、絶縁１１５Ｉ
６をマスクとしてエピタキシャル層４に不純物を拡散す
れば、エピタキシャル層４の成長時に生じるパターンの
ずれの量に無関係に、埋込層２に連らなる拡散領域８が
形成される。
、目合せパターン１ａの真上にできた目合せパターン６
ａに合わせて拡散用窓７を開孔し、更に、絶縁１１５Ｉ
６をマスクとしてエピタキシャル層４に不純物を拡散す
れば、エピタキシャル層４の成長時に生じるパターンの
ずれの量に無関係に、埋込層２に連らなる拡散領域８が
形成される。
第２図は本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
この実施例は、第１の実施例同様、半導体基板１上にエ
ピタキシャル層４′を形成するが、層厚が２０μｍと非
常に厚く多結晶シリコン層表面の目合せパターンに歪み
が生じてしまうので、一旦絶縁膜３上の多結晶シリコン
層をエツチング除去して、その上に絶縁膜６ａを形成し
た後その上の目合せパターン６ａを使って拡散用窓７を
開孔し拡散領域８を形成している。
ピタキシャル層４′を形成するが、層厚が２０μｍと非
常に厚く多結晶シリコン層表面の目合せパターンに歪み
が生じてしまうので、一旦絶縁膜３上の多結晶シリコン
層をエツチング除去して、その上に絶縁膜６ａを形成し
た後その上の目合せパターン６ａを使って拡散用窓７を
開孔し拡散領域８を形成している。
以上説明したように、本発明は、半導体基板上にエピタ
キシャル層を成長する前に、目合せパターン上に選択的
にエピタキシャル層成長防止用の膜を形成して目合せパ
ターンのずれを防止することによって、目合せずれによ
る製造歩留りの低下を防止すると共に目合せ精度の良い
半導体装置の製造方法が実現できるという効果がある。
キシャル層を成長する前に、目合せパターン上に選択的
にエピタキシャル層成長防止用の膜を形成して目合せパ
ターンのずれを防止することによって、目合せずれによ
る製造歩留りの低下を防止すると共に目合せ精度の良い
半導体装置の製造方法が実現できるという効果がある。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
は本発明の第２の実施例を説明するだめの半導体チップ
の断面図、第３図は従来の半導体装置の製造方法の一例
を説明するための半導体チップの断面図である。 １・・・半導体基板、１ａ・・・目合せパターン、２・
・・埋込層、２ａ・・・埋込層形成領域、３・・・絶縁
膜、３ａ・・・目合せパターン、４．４′・・・エビタ
キシャル層、４ａ・・・埋込層パターン、４ａ’・・・
目合せパターン、５・・・多結晶シリコン層、５ａ・・
・目合せパターン、６・・・絶縁膜、６ａ、６ａ’・・
・目合せパターン、７・・・拡散用窓、８・・・拡散領
域。 モ）ｒ：）イ Ｉ）く１
るための工程順に示した半導体チップの断面図、第２図
は本発明の第２の実施例を説明するだめの半導体チップ
の断面図、第３図は従来の半導体装置の製造方法の一例
を説明するための半導体チップの断面図である。 １・・・半導体基板、１ａ・・・目合せパターン、２・
・・埋込層、２ａ・・・埋込層形成領域、３・・・絶縁
膜、３ａ・・・目合せパターン、４．４′・・・エビタ
キシャル層、４ａ・・・埋込層パターン、４ａ’・・・
目合せパターン、５・・・多結晶シリコン層、５ａ・・
・目合せパターン、６・・・絶縁膜、６ａ、６ａ’・・
・目合せパターン、７・・・拡散用窓、８・・・拡散領
域。 モ）ｒ：）イ Ｉ）く１
Claims (1)
- 半導体基板上にエピタキシャル層を有する半導体装置の
製造方法において、前記半導体基板の少くとも目合せパ
ターンの部分の上に前記エピタキシャル層成長防止用の
膜を選択的に形成する工程及び前記半導体基板上に前記
エピタキシャル層を形成する工程を含み前記エピタキシ
ャル層による目合せずれを防止したことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61256110A JPS63108717A (ja) | 1986-10-27 | 1986-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61256110A JPS63108717A (ja) | 1986-10-27 | 1986-10-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63108717A true JPS63108717A (ja) | 1988-05-13 |
Family
ID=17288032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61256110A Pending JPS63108717A (ja) | 1986-10-27 | 1986-10-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63108717A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2869459A1 (fr) * | 2004-04-21 | 2005-10-28 | Commissariat Energie Atomique | Realignement entre niveaux apres une etape d'epitaxie. |
| JP2008192851A (ja) * | 2007-02-05 | 2008-08-21 | Oki Electric Ind Co Ltd | 合せマークおよびその製造方法 |
| JP2011527828A (ja) * | 2008-07-09 | 2011-11-04 | オムニヴィジョン テクノロジーズ インコーポレイテッド | イメージセンサにおけるカラーフィルタアレイの位置合わせマークの生成 |
-
1986
- 1986-10-27 JP JP61256110A patent/JPS63108717A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2869459A1 (fr) * | 2004-04-21 | 2005-10-28 | Commissariat Energie Atomique | Realignement entre niveaux apres une etape d'epitaxie. |
| WO2005106943A3 (fr) * | 2004-04-21 | 2006-05-04 | Commissariat Energie Atomique | Realignement entre niveaux apres une etape d'epitaxie |
| JP2007534168A (ja) * | 2004-04-21 | 2007-11-22 | コミツサリア タ レネルジー アトミーク | 基板表面上へのエピタキシー段階後のレベル間の再編成 |
| US7830027B2 (en) | 2004-04-21 | 2010-11-09 | Commissariat A L'energie Atomique | Level realignment following an epitaxy step |
| JP2008192851A (ja) * | 2007-02-05 | 2008-08-21 | Oki Electric Ind Co Ltd | 合せマークおよびその製造方法 |
| JP2011527828A (ja) * | 2008-07-09 | 2011-11-04 | オムニヴィジョン テクノロジーズ インコーポレイテッド | イメージセンサにおけるカラーフィルタアレイの位置合わせマークの生成 |
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