JP2007534168A

JP2007534168A - 基板表面上へのエピタキシー段階後のレベル間の再編成

Info

Publication number: JP2007534168A
Application number: JP2007508950A
Authority: JP
Inventors: ベルナール・ディエム; ウジェーヌ・ブランシェ; ビシュヌ・ゴゴイ
Original assignee: Freescale Semiconductor Inc
Current assignee: NXP USA Inc
Priority date: 2004-04-21
Filing date: 2005-04-20
Publication date: 2007-11-22
Also published as: US20070221120A1; FR2869459B1; EP1741131B1; FR2869459A1; WO2005106943A2; DE602005003567T2; EP1741131A2; US7830027B2; WO2005106943A3; DE602005003567D1

Abstract

本発明は、基板（３０）の表面（３１）上へのエピタキシー段階後のレベル間の再編成に関連し、基板の表面上に少なくとも１つの最初のガイドマーク（３２）を形成する段階を有し、この最初のガイドマークはエピタキシーの際にエピタキシー層（３６）に移送されるよう設計される。前記最初のガイドマーク（３２）は、エピタキシーの際に、そのエッジがエピタキシー層（３６）の表面にまで広められた成長欠陥を作るようにして形成され、最初のガイドマーク（３２）を再現しつつ、また最初のガイドマークに整列した状態でエピタキシー層（３６）の表面上に移されたガイドマーク（３７）を提供する。

Description

本発明は、基板上へのエピタキシー段階後のレベル間の再編成を可能にする方法に関わり、また、この再編成を可能とする少なくとも１つの最初のガイドマークを備えた基板にも関する。

特に、これは半導体材料のエピタキシーの形成に関係する。

エピタキシーは、一般に、結晶格子と方位に考慮して同一材料の上に形成された材料の結晶成長である。シリコン上への厚いエピタキシー段階の後でのレベル（層面）の再編成は、マイクロ電子技術およびマイクロシステムにおける用途のためには非常に重要である。しばしば、厚いエピタキシーの前に、シリコン基板ベース（固体基板またはＳＯＩ）上に（フォトリソグラフィ段階(レベル)とも呼ばれる）ある特定の技術的な操作を実行する必要がある。これらのレベル（層面）は、非常に小さなパターンの寸法のためにお互いに対して（１マイクロメータ以内で）非常に正確に整列される。厚いエピタキシー段階（数十マイクロメートル）の後には、前のエピタキシャル層の上に完全に整列されなければならない追加の層による技術的なプロセスを続行することが必要である。エピタキシーが厚くなればなるほど、それだけ再編成も難しくなる。

当技術分野の当業者に知られた再編成技術の一つは、基板の背面のガイドマークを使うことであり、これらのガイドマークは特定の装置（両面アライナ）を使って前面（活性面、表側の面）のレベルに整列される。前面上に蒸着（または堆積）されたエピタキシーはこのガイドマークにダメージを与えないので、エピタキシー後のレベルのための基準として再度使用することができる。

図１はこの技術を示す。これは半導体基板１、例えばシリコンを示す断面図である。これは固体基板またはＳＯＩ基板でありうる。基板１にはその前面（エピタキシーが実行される表面）上にガイドマーク２が、またその背面上にガイドマーク３が提供される。エピタキシー層４は基板１前面のガイドマーク２を隠し、従ってそれ以上は使用されない。他方、基板１背面上のガイドマーク３は再び使うことができる。

この技術の主な不利点は：
・背面も同様に（ガイドマークを規定するために）清浄な基板を使う必要があり、そのために一層高価な標準外の基板が要ること、
・この背面ガイドマークを作り、エピタキシー後にそれを再度読むための特定の装置を使う必要があること、
・背面ガイドマークと前面レベルとの間の整列の正確性（一般的に数マイクロメートル）が制限され、この正確性は基板の厚さに依存すること、
である。

第２の技術は、（「ステッパーズ」(steppers)と呼ばれる）標準装置の機械的予整列機能を使うことから成り、それは基板上にいずれの基準も用いずに比較的正確な方法で基板を配置することを可能にする。

この第２の技術を、上方から見た半導体基板１０として図２に示す。基板１０には図２中１１で表される機械的なガイドマーク２が提供される。この機械的なガイドマークは、基板の側面に形成される平面またはノッチでありうる。にもかかわらず、得られた整列正確性は最良の場合にも依然として数マイクロメートルに制限される。

他の技術は、基板の前面上において、基板材料中に（あるいはその基板上に蒸着された材料中に）マークまたは基準を形成することから成り、それはエピタキシー形成後にエピタキシー層の表面上に移される（移送される）ことになる。

図３はこの技術を示す。これは半導体基板２０、例えばシリコンの固体基板またはＳＯＩ基板を示す横方向断面図である。ガイドマーク２１は基板２０の上の層内に作られている。これらのガイドマークは、例えば、基板に印を刻むことによって、またはこの基板上に蒸着した層を刻むことによって構成される。層２２は基板２０の表面上にエピタキシーによって蒸着される。エピタキシーは最初のガイドマークを移し、次にエピタキシー層２２の前面に新しいガイドマークが提供される。しかしながら、これらの再形成されたガイドマーク２３は変形させられ、図３に示すように最初のガイドマーク２１に対してずれる。この変形とずれは、後の認識、従って正確な整列を難しくする。

本質的に、ガイドマークを移す技術は最も関心があること（標準の装置と基板）であり、場合によっては最も正確なこと（同一表面上で機能し、光学的に認識すること）である。

従って本発明は、基板の前面上のガイドマークを使って、非常に良好な品質で、かついかなるずれもなくエピタキシー後のこのマークが再編成されるようにして、レベル間を再編成するための技術を提案する。

従って、本発明の目指すところは、基板の表面上へのエピタキシー段階後のレベル間の再編成を可能にする方法であって、前記基板表面の上に少なくとも１つの最初のガイドマークを形成する段階を有し、この最初のガイドマークがエピタキシーの際にエピタキシー層の表面に移されるよう設計される方法において、前記最初のガイドマークは、エピタキシーの際に、そのエッジがエピタキシー層の表面にまで広められた成長欠陥を作るようにして形成され、最初のガイドマークを再現しつつ、また最初のガイドマークに整列した状態でエピタキシー層の上に移されたガイドマークを提供することを特徴とする方法、である。

前記最初のガイドマークの形成は、前記基板表面の上に形成されたエピタキシーの成長を可能としない材料の少なくとも１つの層と、エピタキシーの成長を可能とする材料の層と、のスタックを有するプレートを形成する段階を、好都合に含む。このプレートは層の蒸着と刻み込みの段階によって形成できる。エピタキシーの成長を可能としない材料の層は誘電材料の層でありうる。

前記基板表面は半導体材料のエピタキシーを可能とする表面でありうる。それはまた、半導体材料でありうる。

特定の適用によれば、前記基板表面は単結晶シリコンであり、エピタキシーの成長を可能とする最初のガイドマークの材料の層は多結晶シリコンにあって、該ガイドマークのエッジは前記基板の単結晶シリコンの結晶軸に整列されている。エピタキシーの成長を可能としない材料を得るためには、前記プレートを形成する段階は、酸化ケイ素の層を形成する段階、および／または、窒化ケイ素の層を形成する段階をこのようにして有することができる。

本発明のさらに目指すところは、基板の１つの表面上へのエピタキシーの形成を対象としたその基板であって、エピタキシー段階の後に、エピタキシー層の表面上に移されたガイドマークを得るように設計された少なくとも１つの最初のガイドマークを有する基板において、前記最初のガイドマークはエピタキシーの際にエピタキシー層の表面にまで広められる成長欠陥を作ることが可能なエッジを備え、エピタキシー層の表面上に、最初のガイドマークを再現し、また最初のガイドマークに整列する移されたガイドマークを提供することを特徴とする基板、である。

前記最初のガイドマークは、前記基板表面の上に形成されたエピタキシーの成長を避ける材料の少なくとも１つの層と、エピタキシーの成長を可能とする材料の層と、のスタックを、好都合に有する。

本発明は、添付の図面と伴に限定的でない例として与えられた以下の説明を読むことによって、さらに良く理解され、そして他の利点および詳細な事項が明確になるであろう。

以下の説明の部分は、非限定的な例として、シリコンエピタキシーをサポートするように意図されたシリコン表面を備える基板の場合について言及したものである。

図４は、上部においてエピタキシーが実行されるシリコンの表面３１を備えた基板３０の横方向の断面図である。基板３０は固体基板か、またはＳＯＩ基板でありうる。

表面３１上に少なくとも１つの最初のガイドマーク３２が形成される。この最初のガイドマークは、いくつかの層のスタック（積層されるもの）の蒸着と刻み込みによって得られる。このガイドマークは、エピタキシーの際に、ある特定の欠陥をもたらすことを可能にし、これらの欠陥が移されて、表面上で見えるように意図される。このスタックは、表面３１上で刻み込みの後に、酸化ケイ素の層３３（シリコンオキサイド）、窒化ケイ素の層３４（シリコンナイトライド）、および多結晶シリコンの層３５を順に有する。このスタックは、１つの（酸化物または窒化物形態の）誘電材料の層のみから成り立っていてもよい。種々の層は、以下の厚さを有することができる：酸化ケイ素に対して約１００ｎｍ、窒化ケイ素に対して約５００ｎｍ、そして多結晶シリコンに対して約１００ｎｍである。

エピタキシーシリコン３６が単結晶であるので、ガイドマーク３２の幾何学的配置は表面３１のシリコンの結晶学的な軸に整列する。例として、ガイドマーク３２は、元の表面３１の方位（１００）によって示されるシリコンに対して＜１１０＞方向に整列される。

ガイドマークのエッジは、エピタキシーの際に、＜１１１＞平面に沿ってエピタキシー材料の表面にまで広まる成長欠陥を作ることになる。これらの平面は、シリコン（１０）に対して５４．７°の角度αだけ傾斜させられ、従って最初のガイドマーク３２の拡大を誘発しながら、さらにガイドマーク３２に完全に整列する。従って、最終的な形状（デザイン）は、

（但し、ｅはエピタキシー層の厚さ）を満たすような距離Ｗによって最初のガイドマークのそれぞれの側面上で拡張されることになる。

表面が最初のガイドマーク３２の表面を拡大した複製であるような、移されたガイドマーク３７が得られる。図５は、上部においてシリコンエピタキシー３６が実行された基板３０を上方から見た図である。これは、ガイドマークに対して可能な２つの方向を示す。

本発明者は、最初のガイドマーク３２の多結晶シリコン３５の層によって、ガイドマークの上方で低い粗度の良質のエピタキシーを得ることが可能になったこと、に言及した。エピタキシー段階の後において、移されたガイドマーク３７は非常に高品質なものであり、そして標準のフォトリソグラフィ装置（ステッパーズ）によって非常に良好に整列され、完全な読み取りが可能である。

背景技術の項で説明した図であって、従来の技術に従ってエピタキシーが実行された半導体基板の横方向の断面図を示す。背景技術の項で説明した図であって、従来の技術に従って半導体基板の前面上に機械的なガイドマークが提供された半導体基板の上方から見た図である。背景技術の項で説明した図であって、従来の技術に従って、上部においてエピタキシーが実行された半導体基板の横方向の断面図を示す。本発明によって、上部においてエピタキシーが実行された半導体基板の断面図を示す。本発明によって、上部においてエピタキシーが実行された半導体基板の上方から見た図を示す。

符号の説明

３０基板
３１表面
３２最初のガイドマーク
３３酸化ケイ素の層
３４窒化ケイ素の層
３５多結晶シリコンの層
３６エピタキシーシリコン
３７移されたガイドマーク

Claims

基板（３０）の表面（３１）上へのエピタキシー段階後のレベル間の再編成を可能にする方法であって、前記基板表面の上に少なくとも１つの最初のガイドマーク（３２）を形成する段階を有し、この最初のガイドマークがエピタキシーの際にエピタキシー層に移されるよう設計される方法において、前記最初のガイドマーク（３２）が、エピタキシーの際に、そのエッジがエピタキシー層（３６）の表面にまで広められた成長欠陥を作るようにして形成され、最初のガイドマーク（３２）を再現しつつ、また最初のガイドマークに整列した状態でエピタキシー層（３６）の上に移されたガイドマーク（３７）を提供することを特徴とする方法。
前記最初のガイドマーク（３２）の形成は、前記基板表面（３０）の上に形成されたエピタキシーの成長を可能としない材料の少なくとも１つの層（３３，３４）と、エピタキシーの成長を可能とする材料の層（３５）と、のスタックを有するプレートを形成する段階を含むことを特徴とする請求項１に記載の方法。
前記プレートは層の蒸着と刻み込みの段階によって形成されることを特徴とする請求項２に記載の方法。
エピタキシーの成長を可能としない材料の層（３３，３４）は誘電材料の層であることを特徴とする請求項２または３のいずれか１項に記載の方法。
基板（３０）の前記表面（３１）は半導体材料（３６）のエピタキシーを可能とする表面であることを特徴とする請求項１から４のいずれか１項に記載の方法。
基板（３０）の前記表面（３１）は半導体材料であることを特徴とする請求項１から５のいずれか１項に記載の方法。
前記基板（３０）の前記表面（３１）は単結晶シリコンであり、エピタキシーの成長を可能とする最初のガイドマークの材料の層（３５）は多結晶シリコンにあって、該ガイドマークのエッジは前記基板の単結晶シリコンの結晶軸に整列されていることを特徴とする請求項４に記載の方法。
前記プレートを形成する段階は、エピタキシーの成長を可能としない材料を得るために、酸化ケイ素の層（３３）を形成する段階、および／または、窒化ケイ素の層（３４）を形成する段階を有することを特徴とする請求項７に記載の方法。
基板の１つの表面上へのエピタキシーの形成を対象としたその基板であって、エピタキシー段階の後に、エピタキシー層（３６）の表面上に移されたガイドマーク（３７）を得るように設計された少なくとも１つの最初のガイドマーク（３２）を有する基板において、前記最初のガイドマーク（３２）が、エピタキシーの際にエピタキシー層（３６）の表面にまで広められる成長欠陥を作ることが可能なエッジを備え、エピタキシー層の表面上に、最初のガイドマーク（３２）を再現し、また最初のガイドマークに整列する移されたガイドマーク（３７）を提供することを特徴とする基板。
前記最初のガイドマーク（３２）は、前記基板表面の上に形成されたエピタキシーの成長を可能としない材料の少なくとも１つの層（３３，３４）と、エピタキシーの成長を可能とする材料の層（３５）と、のスタックを有することを特徴とする請求項９に記載の基板。
エピタキシーの成長を可能としない前記材料の層（３３，３４）は誘電材料の層であることを特徴とする請求項１０に記載の基板。
基板（３０）の前記表面（３１）は半導体材料のエピタキシーを可能とする表面であることを特徴とする請求項９から１１のいずれか１項に記載の基板。
前記基板（３０）の前記表面（３１）は半導体材料であることを特徴とする請求項９から１２のいずれか１項に記載の基板。
前記基板（３０)の前記表面（３１）は単結晶シリコンであり、エピタキシーの成長を可能とする最初のガイドマーク（３２）の材料の層（３５）は多結晶シリコン中にあって、該ガイドマークのエッジは前記基板の単結晶シリコンの結晶軸に整列されていることを特徴とする請求項１０に記載の基板。
エピタキシーの成長を可能としない材料の層は、酸化ケイ素の層（３３）または窒化ケイ素の層（３４）であることを特徴とする請求項１４に記載の基板。