JP4848937B2 - 半導体装置の製造方法 - Google Patents

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この発明は、基板上にエピタキシャル層を積層して形成される半導体装置の製造方法に関する。
従来、基板上にエピタキシャル層を積層して形成される半導体装置の製造方法として、基板面に位置決めを行うためのアライメントマークを形成し、このアライメントマークを使用して基板にリセス部を設けた後に、基板全面にエピタキシャル層を成長させ、アライメントマークを使用してエピタキシャル層をパターニングする半導体装置の製造方法が知られている。
例えば、特許文献1には、図4に示すように、まず、基板111上に、第1のアライメントマーク112を形成し、この第1のアライメントマーク112を使用して、基板111の表面にリセス部113を形成する。次に、全面にエピタキシャル層114を成長させる。この後、第1のアライメントマーク112を用いて第2のアライメントマーク115をエピタキシャル層114の表面に形成する。そして、この第2のアライメントマーク115を用いてマスク合わせをし、UV露光を行って各素子を形成するための選択的エッチングをすることにより、集積回路を形成する、という製造方法が開示されている。
特開平5−343319号公報
しかし、上述の方法によれば、第1のアライメントマーク112は、エピタキシャル層114を成長させた際に面方位のズレ等により形状にダレが生じたり、変形したりするため、第1のアライメントマーク112が不明瞭になり、第1のアライメントマーク112を基に第2のアライメントマーク115を形成する際に位置ずれが生じやすい。その結果、精度の高いマスクのアライメントを行うことができないという問題があった。この傾向は、エピタキシャル層が10μm以上の場合に特に顕著となる。
そこで、本発明は、精度の高いマスクのアライメントを行うことができる半導体装置の製造方法を実現することを目的とする。
この発明は、上記目的を達成するため、請求項1に記載の発明では、基板にエピタキシャル層を積層し、当該エピタキシャル層をパターニングすることにより素子部を形成する半導体装置の製造方法において、前記基板の基板面に第1のアライメントマークを凹形状に形成する工程と、前記第1のアライメントマークの上方に前記第1のアライメントマークの形状に対応した第2のアライメントマークが凹形状に形成されるエピタキシャル層を前記基板面上に形成する工程と、前記基板面の面方位と異なる面方位に沿って優先的または選択的にエッチングを行うエッチング液を用いて前記エピタキシャル層をエッチングすることにより、前記エピタキシャル層の表面と前記第2のアライメントマークとの境界を明確にする工程と、を備えた、という技術的手段を用いる。
請求項1に記載の発明によれば、基板にエピタキシャル層を積層し、当該エピタキシャル層をパターニングすることにより素子部を形成する半導体装置の製造方法において、基板の基板面に第1のアライメントマークを凹形状に形成し、第1のアライメントマークの上方に第1のアライメントマークの形状に対応した第2のアライメントマークが凹形状に形成されるエピタキシャル層を基板面上に形成する。
続いて、基板面の面方位と異なる面方位に沿って優先的または選択的にエッチングを行うエッチング液を用いてエピタキシャル層をエッチングすることにより、エピタキシャル層の表面は厚さ方向にほとんどエッチングされないが、第2のアライメントマークは特定の面方位に沿って優先的または選択的にエッチングされるので、エピタキシャル層の表面と第2のアライメントマークとの境界を明確にすることができる。
これにより、第2のアライメントマークの形状が明確となるため、露光装置により第2のアライメントマークの位置及び形状を正確に認識することができ、精度の高いマスクのアライメントを行うことができる。
つまり、精度の高いマスクのアライメントを行うことができる半導体装置の製造方法を実現することができる。
なお、「エピタキシャル層の表面と第2のアライメントマークとの境界を明確にする」とは、露光装置などにより第2のアライメントマークの位置及び形状が認識可能な状態にすることを意味する。
請求項2に記載の発明では、請求項1に記載の半導体装置の製造方法において、前記エッチング液は、KOH溶液である、という技術的手段を用いる。
請求項2に記載の発明によれば、エッチング液として、KOH溶液を用いることができる。KOH溶液は、例えば、[111]方向のエッチング速度が、[110]方向のエッチング速度に比べて極めて早いため、エピタキシャル層の表面と第2のアライメントマークとの境界をより明確にすることができるので、エッチング液として好適に用いることができる。
請求項3に記載の発明では、請求項1に記載の半導体装置の製造方法において、前記エッチング液は、有機系アルカリ溶液である、という技術的手段を用いる。
請求項3に記載の発明のように、エッチング液として、例えば、エチレンジアミンピロカテコール(EDP)のような有機系アルカリ溶液を好適に用いることができる。
請求項4に記載の発明では、請求項1ないし請求項3のいずれか1つに記載の半導体装置の製造方法において、前記基板は、前記基板面が(110)面であるシリコン基板である、という技術的手段を用いる。
請求項4に記載の発明によれば、基板として、基板面が(110)面であるシリコン基板を用いることができる。
特に、KOH溶液でエッチングを行うと、(111)面のエッチング速度が速いため、第2のアライメントマークとエピタキシャル層の表面である(110)面との境界をより一層明確にすることができる。
請求項5に記載の発明では、請求項1ないし請求項4のいずれか1つに記載の半導体装置の製造方法において、前記基板面の面方位と異なる面方位に沿って優先的または選択的にエッチングを行うエッチング液を用いて前記エピタキシャル層をエッチングする前に、前記エピタキシャル層の表面であって、前記第2のアライメントマークが形成されていない領域にエッチングを行わない領域を設ける工程を備えた、という技術的手段を用いる。
請求項5に記載の発明によれば、基板面の面方位と異なる面方位に沿って優先的または選択的にエッチングを行うエッチング液を用いてエピタキシャル層をエッチングする前に、エピタキシャル層の表面であって、アライメントマークを形成しない領域にエッチングを行わない領域を設ける工程を備えているため、例えば、エピタキシャル層の表面に微小な凸部が存在した場合でも、その領域にエッチングを行わないようにすることができるので、凸部を起点として特定方向に沿って優先的にエッチングが進行してエピタキシャル層の表面にデバイス特性に影響を与えるような形状不良が発生するおそれがない。
請求項6に記載の発明では、請求項5に記載の半導体装置の製造方法において、前記第2のアライメントマークが形成されていない領域にエッチングを行わない領域を設ける工程は、前記第2のアライメントマークが形成されていない領域にフォトレジストが形成された領域を設ける工程である、という技術的手段を用いる。
特に、請求項6に記載の発明のように、第2のアライメントマークが形成されていない領域にエッチングを行わない領域を設ける工程は、フォトレジストによりエピタキシャル層の表面を被覆してエッチングを行わない領域を設けることにより、容易かつ効果的に実施することができる。
この発明に係る半導体装置の製造方法について、図を参照して説明する。
図1は、アライメントマークの形成工程を示す断面説明図である。図2は、エッチング工程を示す部分拡大断面説明図である。図3は、本実施形態の変更例を示す断面説明図である。
なお、いずれの図においても、説明のために一部を拡大して誇張して示している。
まず、基板面10aが(110)面となるように形成されているP型の半導体基板10を用意する。次に、図1(A)に示すように、フォトリソグラフィ及びエッチング工程により、基板面10aに凹形状の第1アライメントマーク11を形成する。本実施形態では、第1アライメントマーク11は、複数の溝状に形成されている。ここで、第1アライメントマーク11と基板面10aとの境界部において、エッジ部11aを明確に認識することができる。
続いて、図1(B)に示すように、半導体基板10の基板面10aに、気相エピタキシャル法などによりエピタキシャル層12を半導体基板10の厚さ方向に成長させる。
エピタキシャル層12は、第1アライメントマーク11の内部にも形成されるため、第1アライメントマーク11の上方には、第1アライメントマーク11の形状に対応した第2アライメントマーク13が形成される。ここで、第1アライメントマーク11の内壁部11bにおける面方位のずれなどによりエピタキシャル層12の成長速度が一定ではないため、第2アライメントマーク13では、第1アライメントマーク11の形状が正確には再現されない。特に、エッジ部11aが丸まった状態となる。
続いて、エピタキシャル層12の成長方向と異なる特定の面方位に対して、エッチングを優先的または選択的に行うことができるエッチング液を用いて、エピタキシャル層12のエッチングを行う。本実施形態では、エッチング液として、KOH溶液を用いる。KOH溶液は、エピタキシャル層12の[111]方向のエッチング速度が早いという性質を有している。例えば、濃度30〜40wt%のKOH溶液を用い、60〜120℃にて保持することにより、エッチング速度は15μm毎分となり、[110]方向のエッチング速度の約100倍となる。
KOH溶液によるエピタキシャル層12のエッチング状況を図2に示す。図2(A)に示すように、エッチング前には、第2アライメントマーク13の内壁部13bは滑らかな凸形状を成しており、第2アライメントマーク13とエピタキシャル層12の表面との境界が不明確な状態である。つまり、第1アライメントマーク11のエッジ部11aのような明確な角部が認められない。
エッチングは、図2(B)に示すように、エピタキシャル層12の[110]方向よりも[111]方向に優先的に進行するため、エッチングの進行につれて、図2(C)に示すように、第2アライメントマーク13の内壁部13bは、エッチング前よりも平坦な面となる。この平坦な面は、(111)面または(111)面と面方位が近い面となる。
これにより、図1(C)及び図2(C)に示すように、第2アライメントマーク13とエピタキシャル層12の表面との境界が明確になり、エッジ部13aが形成される。
そして、この第2アライメントマーク13を露光装置により認識して、エピタキシャル層12にフォトダイオードや高電子移動度トランジスタ(HEMT)等の素子のパターン形成を行うためのマスク合わせをする。続いて、フォトリソグラフィ及びエッチング工程により、エピタキシャル層12のパターニングを行い、所望の半導体装置を形成する。
ここで、第2アライメントマーク13とエピタキシャル層12との境界が、エッジ部13aとして形成されているため、露光装置により第2アライメントマーク13の位置及び形状を正確に認識することができるので、精度の高いマスクのアライメントを行うことができる。
(変更例)
本実施形態では、基板面10aが(110)面となるように形成されているP型の半導体基板10を用いたが、これに限定されるものではない。例えば、Si−Geにより形成されている基板を用いることができる。
また、基板面の面方位が、エッチング液により優先的または選択的にエッチングされる面方位と異なっていればよいため、例えば、基板面が(100)面となるように形成されている半導体基板を用いることもできる。
本実施形態では、エッチング液としてKOH溶液を用いたが、エッチング液により優先的または選択的にエッチングされる面方位が基板面の面方位と異なっていれば、これに限定されるものではない。例えば、無機系のアルカリ溶液として、NaOH、CsOH、NHOHなどを用いることができる。また、有機系のアルカリ溶液として、エチレンジアミンピロカテコール(EDP)、水酸化テトラメチルアンモニウム(TMAH)、ヒドラジン、コリンなどを用いることができる。
[最良の形態の効果]
半導体基板10にエピタキシャル層12を積層し、当該エピタキシャル層12をパターニングすることにより素子部を形成する半導体装置1の製造方法において、半導体基板10の基板面10aに第1アライメントマーク11を形成し、第1アライメントマーク11の上方に第1アライメントマーク11の形状に対応した第2アライメントマーク13が形成されるエピタキシャル層12を基板面10a上に形成する。
続いて、基板面10aである(110)面と異なる方位の(111)面に沿って優先的にエッチングを行うKOH溶液を用いてエピタキシャル層12をエッチングすることにより、エピタキシャル層12の表面は厚さ方向にほとんどエッチングされないが、第2アライメントマーク13は(111)面に沿って優先的にエッチングされるので、エピタキシャル層12の表面と第2アライメントマーク13との境界を明確にすることができる。
これにより、第2アライメントマーク13の形状が明確となるため、露光装置により第2アライメントマーク13の位置及び形状を正確に認識することができ、精度の高いマスクのアライメントを行うことができる。
つまり、精度の高いマスクのアライメントを行うことができる半導体装置1の製造方法を実現することができる。
[その他の実施形態]
エピタキシャル層12の表面であって第2アライメントマーク13を形成しない領域、例えばデバイス領域などをエッチングしない構成を採用することもできる。
例えば、図4に示すように、エピタキシャル層12の表面に微小な凸部12aが存在した場合、そのままKOH溶液によりエッチングを行うと、この凸部12aを起点として[111]方向に沿って優先的にエッチングが進行して、エピタキシャル層12の表面にデバイス特性に影響を与えるような形状不良が発生するおそれがある。
そこで、エピタキシャル層12の表面で、第2アライメントマーク13を形成しない領域に、フォトレジスト14を形成した後に、エッチングを行うことができる。ここで、フォトレジスト14は、エッジ部13aが形成されていない状態(図2(b))の第2アライメントマーク13を基準として、予め見積もったアライメントのずれ量以上に第2アライメントマーク13から離して形成する。
これにより、エピタキシャル層12の表面に微小な凸部12aが存在した場合でも、デバイス特性に影響を与えるような形状不良が発生するおそれをなくすことができる。
エピタキシャル層12の表面であって第2アライメントマーク13を形成しない領域をエッチングしないためには、エッチングしない領域を被覆していればよく、フォトレジスト14以外に、例えば、めっきなどを施してもよい。
アライメントマークの形成工程を示す断面説明図である。 エッチング工程を示す部分拡大断面説明図である。 本実施形態の変更例を示す断面説明図である。 従来の半導体装置の製造工程を示す断面説明図である。
符号の説明
10 半導体基板
10a 基板面
11 第1アライメントマーク
12 エピタキシャル層
13 第2アライメントマーク
14 フォトレジスト

Claims (6)

  1. 基板にエピタキシャル層を積層し、当該エピタキシャル層をパターニングすることにより素子部を形成する半導体装置の製造方法において、
    前記基板の基板面に第1のアライメントマークを凹形状に形成する工程と、
    前記第1のアライメントマークの上方に前記第1のアライメントマークの形状に対応した第2のアライメントマークが凹形状に形成されるエピタキシャル層を前記基板面上に形成する工程と、
    前記基板面の面方位と異なる面方位に沿って優先的または選択的にエッチングを行うエッチング液を用いて前記エピタキシャル層をエッチングすることにより、前記エピタキシャル層の表面と前記第2のアライメントマークとの境界を明確にする工程と、を備えたことを特徴とする半導体装置の製造方法。
  2. 前記エッチング液は、KOH溶液であることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記エッチング液は、有機系アルカリ溶液であることを特徴とする請求項1に記載の半導体装置の製造方法。
  4. 前記基板は、前記基板面が(110)面であるシリコン基板であることを特徴とする請求項1ないし請求項3のいずれか1つに記載の半導体装置の製造方法。
  5. 前記基板面の面方位と異なる面方位に沿って優先的または選択的にエッチングを行うエッチング液を用いて前記エピタキシャル層をエッチングする前に、前記エピタキシャル層の表面であって、前記第2のアライメントマークが形成されていない領域にエッチングを行わない領域を設ける工程を備えたことを特徴とする請求項1ないし請求項4のいずれか1つに記載の半導体装置の製造方法。
  6. 前記第2のアライメントマークが形成されていない領域にエッチングを行わない領域を設ける工程は、前記第2のアライメントマークが形成されていない領域にフォトレジストが形成された領域を設ける工程であることを特徴とする請求項5に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP5560897B2 (ja) 2010-05-20 2014-07-30 富士電機株式会社 超接合半導体装置の製造方法
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JP5699526B2 (ja) * 2010-10-21 2015-04-15 富士電機株式会社 半導体装置の製造方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH021901A (ja) * 1988-06-09 1990-01-08 Fujitsu Ltd 位置合わせマークの形成方法
JPH0265118A (ja) * 1988-08-30 1990-03-05 Oki Electric Ind Co Ltd 半導体素子の製造方法
JP2005019898A (ja) * 2003-06-27 2005-01-20 Denso Corp 半導体基板およびその製造方法
JP4773716B2 (ja) * 2004-03-31 2011-09-14 株式会社デンソー 半導体基板の製造方法

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