JP2006310594A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】必要な箇所のみ微細なパターンを作成できる半導体装置の製造方法を提供すること。
【解決手段】半導体基板（１）上に第１のマスクを形成する工程と、前記第１のマスクを加工して微細部分の第１のマスクパターンを形成する工程と、前記第１のマスクパターンが形成された前記半導体基板上に第２のマスク（３）を形成する工程と、前記第２のマスク上の所定部分に第２のマスクパターンを形成する工程と、前記第２のマスクを前記第２のマスクパターンにより異方性エッチングで加工し、第３のマスクパターンを形成する工程と、前記第２のマスクパターン及び前記第１のマスクパターンを除去する工程と、前記第３のマスクパターンにより前記半導体基板を加工する工程と、を有する。
【選択図】 図１５
【解決手段】半導体基板（１）上に第１のマスクを形成する工程と、前記第１のマスクを加工して微細部分の第１のマスクパターンを形成する工程と、前記第１のマスクパターンが形成された前記半導体基板上に第２のマスク（３）を形成する工程と、前記第２のマスク上の所定部分に第２のマスクパターンを形成する工程と、前記第２のマスクを前記第２のマスクパターンにより異方性エッチングで加工し、第３のマスクパターンを形成する工程と、前記第２のマスクパターン及び前記第１のマスクパターンを除去する工程と、前記第３のマスクパターンにより前記半導体基板を加工する工程と、を有する。
【選択図】 図１５
Description
本発明は、半導体装置の製造方法に関する。
シリコン半導体基板上のトランジスタの微細化が進むにつれ、従来の平面型トランジスタに代わってＦｉｎ（フィン）型トランジスタが検討されている。なお、このＦｉｎ型トランジスタについては、特許文献１に記載されている。しかし、Ｆｉｎ部分は非常に微細なため、通常のレジストパターニングではパターンを転写することができない。そこで、いわゆるパターントランスファーと呼ばれる方法が用いられる。パターントランスファーは、概ね次のようなプロセスからなる。
まず、シリコン基板上にバッファ膜を介して、一次マスクとしてシリコン窒化膜を形成する。次にレジストによるパターン転写と異方性エッチングにより、一次マスクを加工する。次に、二次マスクとして厚さｘのシリコン酸化膜を全面に形成し、異方性エッチングにより加工する。このときに、一次マスクの周辺に微細な幅ｘの二次マスクのパターンが形成される。この後、一次マスクを除去すると、シリコン基板上に微細な幅ｘの二次マスクのパターンが形成されているので、この二次マスクでバッファ膜、シリコン基板をエッチングすることで、微細な幅ｘをもったシリコンのパターンを形成することができる。
しかしこの方法では、微細なパターンが必要なゲート部分以外に、配線を接続するためのパッド部分（ソース・ドレインの延長部分）も微細なパターンになってしまい、十分な接触面積が得られないことからコンタクト抵抗が上昇するといった問題点がある。
なお、特許文献２には、第１の絶縁膜からなるＬ＆Ｓパターンを第２の絶縁膜で覆い、エッチバックで第１のパターンの側面に第２絶縁膜の側壁を形成し、該側壁を用いて微細なＬ＆Ｓパターンを得る技術が開示されている。
特許文献３には、基板上に第１のマスクパターンを形成後、該パターンの所定部分に開口を有する第２のマスクパターンを形成し、開口部の第１パターンを細らせて、極微細なパターンを形成する技術が開示されている。
特許文献４には、ＦｉｎＦＥＴの細いチャネル部と太いソース・ドレイン部とを緩やかなテーパ形状で接続した構造を得るためのマスクパタンを形成する方法が開示されている。
特開２００２−１１０９６３号公報
特開２００２−２８０３８８号公報
特開２００２−３５９３５２号公報
ＵＳＰ−６５８３４６９
本発明の目的は、必要な箇所のみ微細なパターンを作成できる半導体装置の製造方法を提供することにある。
本発明の一形態の半導体装置の製造方法は、半導体基板上に第１のマスクを形成する工程と、前記第１のマスクを加工して微細部分の第１のマスクパターンを形成する工程と、前記第１のマスクパターンが形成された前記半導体基板上に第２のマスクを形成する工程と、前記第２のマスク上の所定部分に第２のマスクパターンを形成する工程と、前記第２のマスクを前記第２のマスクパターンにより異方性エッチングで加工し、第３のマスクパターンを形成する工程と、前記第２のマスクパターン及び前記第１のマスクパターンを除去する工程と、前記第３のマスクパターンにより前記半導体基板を加工する工程と、を有する。
本発明の他の形態の半導体装置の製造方法は、半導体基板上に第１のマスクを形成する工程と、前記第１のマスク及び前記半導体基板を加工して微細部分となる凸部分を形成する工程と、前記凸部分が形成された前記半導体基板上にダミー層間膜を埋め込む工程と、前記第１のマスクを除去し、ダミー層間膜パターンを形成する工程と、前記ダミー層間膜パターンが形成された前記前記半導体基板上に第２のマスクを形成する工程と、前記第２のマスク上の所定部分に第１のマスクパターンを形成する工程と、前記第２のマスクを前記第１のマスクパターンにより異方性エッチングで加工し、第２のマスクパターンを形成する工程と、前記第１のマスクパターンを除去する工程と、前記第２のマスクパターンにより前記半導体基板を加工する工程と、を有する。
本発明によれば、必要な箇所のみ微細なパターンを作成できる半導体装置の製造方法を提供できる。
（第１の実施の形態）
図１〜図８は、第１の実施の形態に係る半導体装置の製造工程を模式的に示した平面図であり、図９〜図１６は、図１〜図８にそれぞれ対応するＡ−Ａ断面図である。
図１〜図８は、第１の実施の形態に係る半導体装置の製造工程を模式的に示した平面図であり、図９〜図１６は、図１〜図８にそれぞれ対応するＡ−Ａ断面図である。
まず、図１、図９に示すように、シリコン（Ｓｉ）基板１１、ＢＯＸ（埋め込み酸化膜）１２、ＳＯＩ（シリコン活性膜）１３からなるＳＯＩ基板（半導体基板）１上に、一次マスク２としてシリコン酸化膜を堆積する。次に、図２、図１０に示すように、レジストマスクを用いた異方性エッチングで一次マスク２を加工して、ゲート部分が形成される箇所のパターンを形成する。
次に、図３、図１１に示すように、全面に二次マスク３としてシリコン窒化膜を堆積する。次に、図４、図１２に示すように、パターントランスファーによって形成するゲート部分を除いたソース・ドレイン部分（パッド部分、コンタクト部分）のパターンをレジストマスク４で覆う。次に、図５、図１３に示すように、レジストマスク４を用いた異方性エッチングで二次マスク３であるシリコン窒化膜を加工すると、一次マスク２であるシリコン酸化膜（レジストマスク４で覆われていない）の側面（側壁）部分にのみ、二次マスク３であるシリコン窒化膜によりゲート部分Ｇ１が形成され、ソース・ドレイン部分Ｓ１はレジストマスク４の形状に形成される。
次に、図６、図１４に示すように、レジストマスク４を除去し、次に、図７、図１５に示すように、一次マスク２であるシリコン酸化膜を希フッ酸処理で除去することで、ゲートの部分Ｇ１のみパターントランスファーで形成された、アクティブエリア（ＡＡ）のパターンが形成される。
そして、二次マスク３によりＳＯＩ基板１のＳＯＩ１３をエッチングすることで、微細なＦｉｎ部分（ゲート部分）と広いソース・ドレイン部分のアクティブエリアが加工され、図８、図１６に示すように、最後に二次マスク３であるシリコン窒化膜を熱燐酸処理で除去することで、ＢＯＸ１２上に形成された微細なゲート部分Ｇ１と広いソース・ドレイン部分Ｓ１を持つＳＯＩ１３のアクティブエリア部分が形成される。
この後は，通常のＦｉｎ型トランジスタの形成方法と同様に、ゲート絶縁膜、ゲート電極形成、ソース・ドレイン拡散層、シリサイド形成、コンタクト、配線を形成することで、トランジスタが完成する。
（第２の実施の形態）
図１７〜図２５は、第２の実施の形態に係る半導体装置の製造工程を模式的に示した平面図であり、図２６〜図３４は、図１７〜図２５にそれぞれ対応するＡ−Ａ断面図である。本第２の実施の形態では、ダマシンゲートプロセスを用い、第１の実施の形態に比べてＦｉｎ部分の間の距離が短いアクティブエリアを形成する。
図１７〜図２５は、第２の実施の形態に係る半導体装置の製造工程を模式的に示した平面図であり、図２６〜図３４は、図１７〜図２５にそれぞれ対応するＡ−Ａ断面図である。本第２の実施の形態では、ダマシンゲートプロセスを用い、第１の実施の形態に比べてＦｉｎ部分の間の距離が短いアクティブエリアを形成する。
まず、図１７、図２６に示すように、シリコン基板１１、ＢＯＸ１２、ＳＯＩ１３からなるＳＯＩ基板１上に、図示しないバッファ酸化膜を介して、一次マスク２１としてシリコン窒化膜を堆積する。次に、図１８、図２７に示すように、レジストマスクを用いた異方性エッチングで一次マスク２１、バッファ酸化膜、ＳＯＩ１３を加工して、ゲート部分となる凸部分を形成する。図１９、図２８に示すように、全面にシリコン酸化膜２２（ダミー層間膜）を堆積させたのちＣＭＰ等で平坦化することで（ダミー層間膜の埋め込み）、一次マスク２１であるシリコン窒化膜の上面を露出させる。
次に、図２０、図２９に示すように、一次マスク２１であるシリコン窒化膜を除去することで、シリコン酸化膜２２のパターンが形成される。次に、図２１、図３０に示すように、二次マスク２３としてシリコン窒化膜を全面に堆積させる。図２２、図３１に示すように、微細なＦｉｎボディーを形成する部分を除いたソース・ドレイン部分（パッド部分、コンタクト部分）をレジストマスク２４により覆う。
次に、図２３、図３２に示すように、レジストマスク２４を用いた異方性エッチングにより二次マスク２３であるシリコン窒化膜を加工することで、シリコン酸化膜２２（レジストマスク２４で覆われていない）の内壁部分に沿って微細なシリコン窒化膜のパターンＰ１が形成される。このときレジストマスク２４で覆われた箇所は、エッチングされないので、シリコン酸化膜２２に沿った微細パターンは形成されない。図２４、図３３に示すように、レジストマスク２４を除去した後に、二次マスク２３であるシリコン窒化膜を用いて異方性エッチングすることでＳＯＩ１３を加工し、微細なＦｉｎ部分（ゲート部分）と広いソース・ドレイン部分のアクティブエリアを形成する。
最後に、図２５、図３４に示すように、二次マスク２３であるシリコン窒化膜を熱燐酸処理で除去し、シリコン酸化膜２２を所定の深さまで（図３４ではＢＯＸ１２まで）エッチングすることで、ＢＯＸ１２上に形成された微細なゲート部分Ｇ２と広いソース・ドレイン部分Ｓ２を持つＳＯＩ１３のアクティブエリア部分が形成される。
この後は，通常のＦｉｎ型トランジスタの形成方法と同様に、ゲート絶縁膜、ゲート電極形成、ソース・ドレイン拡散層、シリサイド形成、コンタクト、配線を形成することで、トランジスタが完成する。
以上のように本実施の形態により、広いソース・ドレイン部分と微細なＦｉｎボディーからなるゲート部分とを持ったトランジスタを備えた半導体装置を形成することができる。いわゆるＦｉｎボディーＭＯＳ−ＦＥＴにおいて、微細なパターンを形成するためにパターントランスファープロセスが用いられるが、この場合、ゲート部分は必要とされる微細なパターンになるものの、広い面積のコンタクトが必要なソース・ドレイン部分なども微細なパターンになってしまうという問題があった。本実施の形態ではこの問題を回避し、必要な箇所のみ微細なパターンを作成することができる。
なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。例えば、ＳＯＩ基板を使ったトランジスタに限らず、通常のシリコン基板を使ったトランジスタも形成することができる。また、上記実施の形態による微細なパターンの形成方法は、アクティブエリアだけでなくゲートパターンにも適用することができる。この場合はゲート電極の例えば多結晶シリコンの加工に用いることができる。また、上記実施の形態のプロセスを繰り返して複数の微細なパターンを作成することもできる。また、各マスクは単層に限らず、複層であってもよい。
１…ＳＯＩ基板 １１…シリコン基板 １２…ＢＯＸ １３…ＳＯＩ ２…一次マスク ３…二次マスク ４…レジストマスク ２１…一次マスク ２２…シリコン酸化膜 ２３…二次マスク ２４…レジストマスク
Claims (8)
- 半導体基板上に第１のマスクを形成する工程と、
前記第１のマスクを加工して微細部分の第１のマスクパターンを形成する工程と、
前記第１のマスクパターンが形成された前記半導体基板上に第２のマスクを形成する工程と、
前記第２のマスク上の所定部分に第２のマスクパターンを形成する工程と、
前記第２のマスクを前記第２のマスクパターンにより異方性エッチングで加工し、第３のマスクパターンを形成する工程と、
前記第２のマスクパターン及び前記第１のマスクパターンを除去する工程と、
前記第３のマスクパターンにより前記半導体基板を加工する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第１のマスクはシリコン酸化膜であり、前記第２のマスクはシリコン窒化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第３のマスクパターンは、前記第２のマスクパターンが形成されていない領域の前記第１のマスクパターンの側壁に形成されることを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 半導体基板上に第１のマスクを形成する工程と、
前記第１のマスク及び前記半導体基板を加工して微細部分となる凸部分を形成する工程と、
前記凸部分が形成された前記半導体基板上にダミー層間膜を埋め込む工程と、
前記第１のマスクを除去し、ダミー層間膜パターンを形成する工程と、
前記ダミー層間膜パターンが形成された前記前記半導体基板上に第２のマスクを形成する工程と、
前記第２のマスク上の所定部分に第１のマスクパターンを形成する工程と、
前記第２のマスクを前記第１のマスクパターンにより異方性エッチングで加工し、第２のマスクパターンを形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記第２のマスクパターンにより前記半導体基板を加工する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第１のマスク及び前記第２のマスクはシリコン窒化膜であることを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記半導体基板はＳＯＩ基板であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
- 前記第２のマスクにより前記ＳＯＩ基板のシリコン活性膜を加工することを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記第２のマスクパターンは、前記第１のマスクパターンが形成されていない領域の前記ダミー層間膜パターンの内壁に形成されることを特徴とする請求項４乃至７のいずれかに記載の半導体装置の製造方法。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219002A (ja) * | 2007-02-28 | 2008-09-18 | Internatl Business Mach Corp <Ibm> | ゲート・フィン間の重なりセンシティビティが低減されたＦｉｎＦＥＴ |
| WO2009147772A1 (ja) * | 2008-06-05 | 2009-12-10 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5193582B2 (ja) | 2007-12-12 | 2013-05-08 | 株式会社東芝 | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198817A (ja) * | 1991-08-28 | 1993-08-06 | Sharp Corp | 半導体装置の構造および製造方法 |
| US6391782B1 (en) * | 2000-06-20 | 2002-05-21 | Advanced Micro Devices, Inc. | Process for forming multiple active lines and gate-all-around MOSFET |
| JP2002198538A (ja) * | 2000-10-18 | 2002-07-12 | Internatl Business Mach Corp <Ibm> | 半導体側壁フィンを製造する方法 |
| WO2005004206A2 (en) * | 2003-07-01 | 2005-01-13 | International Business Machines Corporation | Integrated circuit having pairs of parallel complementary finfets |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4044276B2 (ja) | 2000-09-28 | 2008-02-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2002280388A (ja) | 2001-03-15 | 2002-09-27 | Toshiba Corp | 半導体装置の製造方法 |
| JP4014891B2 (ja) | 2001-03-29 | 2007-11-28 | 株式会社東芝 | 半導体装置の製造方法 |
| US6583469B1 (en) | 2002-01-28 | 2003-06-24 | International Business Machines Corporation | Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same |
| US6706571B1 (en) * | 2002-10-22 | 2004-03-16 | Advanced Micro Devices, Inc. | Method for forming multiple structures in a semiconductor device |
| US6872647B1 (en) * | 2003-05-06 | 2005-03-29 | Advanced Micro Devices, Inc. | Method for forming multiple fins in a semiconductor device |
| JP3863516B2 (ja) | 2003-10-03 | 2006-12-27 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
2005
- 2005-04-28 JP JP2005132093A patent/JP4987244B2/ja active Active
-
2006
- 2006-04-27 US US11/411,800 patent/US7709395B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198817A (ja) * | 1991-08-28 | 1993-08-06 | Sharp Corp | 半導体装置の構造および製造方法 |
| US6391782B1 (en) * | 2000-06-20 | 2002-05-21 | Advanced Micro Devices, Inc. | Process for forming multiple active lines and gate-all-around MOSFET |
| JP2002198538A (ja) * | 2000-10-18 | 2002-07-12 | Internatl Business Mach Corp <Ibm> | 半導体側壁フィンを製造する方法 |
| WO2005004206A2 (en) * | 2003-07-01 | 2005-01-13 | International Business Machines Corporation | Integrated circuit having pairs of parallel complementary finfets |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219002A (ja) * | 2007-02-28 | 2008-09-18 | Internatl Business Mach Corp <Ibm> | ゲート・フィン間の重なりセンシティビティが低減されたＦｉｎＦＥＴ |
| US8518767B2 (en) | 2007-02-28 | 2013-08-27 | International Business Machines Corporation | FinFET with reduced gate to fin overlay sensitivity |
| US8536632B2 (en) | 2007-02-28 | 2013-09-17 | International Business Machines Corporation | FinFET with reduced gate to fin overlay sensitivity |
| WO2009147772A1 (ja) * | 2008-06-05 | 2009-12-10 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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