JP2010141231A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【解決手段】この半導体装置の製造方法は、基板100に第1の溝110及び第1の溝110と交差する第2の溝120を形成する工程と、基板100に対して成膜処理を行うことにより、第1の溝110内及び第2の溝120内に膜200を埋め込む工程と、基板100上に位置する膜200を除去する工程とを備える。そして第1の溝110及び第2の溝120を形成する工程において、第1の溝110と第2の溝120の交差部分130に、平面視において交差部分130の角の一つから交差部分130の中央に向けて延伸する凸部140を形成する。
【選択図】図1
Description
前記基板に対して成膜処理を行うことにより、前記第1の溝内及び前記第2の溝内に膜を埋め込む工程と、
前記基板上に位置する前記膜を除去する工程と、
を備え、
前記第1の溝及び前記第2の溝を形成する工程において、前記第1の溝と前記第2の溝の交差部分に、平面視において前記交差部分の角の一つから前記交差部分の中央に向けて延伸する凸部を形成する半導体装置の製造方法が提供される。
前記基板に形成された第1の溝と、
前記基板に形成され、前記第1の溝と交差する第2の溝と、
前記第1の溝と前記第2の溝の交差部分に形成され、平面視において前記交差部分の角の一つから前記交差部分の中央に向けて延伸する凸部と
前記第1の溝内及び前記第2の溝内に埋め込まれた膜と、
を備える半導体装置が提供される。
102 角
104 絶縁層
110 第1の溝
120 第2の溝
130 交差部分
140 凸部
200 膜
202 窪み
204 窪み
Claims (10)
- 基板に第1の溝、及び前記第1の溝と交差する第2の溝を形成する工程と、
前記基板に対して成膜処理を行うことにより、前記第1の溝内及び前記第2の溝内に膜を埋め込む工程と、
前記基板上に位置する前記膜を除去する工程と、
を備え、
前記第1の溝及び前記第2の溝を形成する工程において、前記第1の溝と前記第2の溝の交差部分に、平面視において前記交差部分の角の一つから前記交差部分の中央に向けて延伸する凸部を形成する半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1の溝及び前記第2の溝を形成する工程において、
前記第1の溝及び前記第2の溝を直交させ、
前記凸部を前記第1の溝の延伸方向に対して45°の角度で延伸させる半導体装置の製造方法。 - 請求項1又は2に記載の半導体装置の製造方法において、
前記第1の溝及び前記第2の溝を形成する工程において、
前記凸部を平面視において略長方形にして、
前記交差部分の4つの角を、前記凸部の側面のうち対向する面と平行に面取りする半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法において、
前記第1の溝及び前記第2の溝を形成する工程において、
前記第1の溝及び前記第2の溝の幅を等しくして、
前記交差部分の4つの角それぞれを、前記凸部のうち前記角に対向する側面までの距離が前記第1の溝の幅と等しくなるように面取りする半導体装置の製造方法。 - 請求項1〜4のいずれかに記載の半導体装置の製造方法において、
前記基板はシリコン基板であり、
前記膜はポリシリコン膜であり、
前記第1の溝及び前記第2の溝を形成した後、前記膜を埋め込む工程の間に、前記第1の溝及び前記第2の溝に酸化シリコン膜を形成する工程を有する半導体装置の製造方法。 - 基板と、
前記基板に形成された第1の溝と、
前記基板に形成され、前記第1の溝と交差する第2の溝と、
前記第1の溝と前記第2の溝の交差部分に形成され、平面視において前記交差部分の角の一つから前記交差部分の中央に向けて延伸する凸部と
前記第1の溝内及び前記第2の溝内に埋め込まれた膜と、
を備える半導体装置。 - 請求項6に記載の半導体装置において、
前記第1の溝は前記第2の溝に直交しており、
平面視において、前記凸部は前記第1の溝の延伸方向に対して45°の角度で延伸する半導体装置。 - 請求項6又は7に記載の半導体装置において、
前記凸部は平面視において略長方形であり、
前記交差部分の4つの角は、前記凸部のうち前記角に対向する側面と平行に面取りされている半導体装置。 - 請求項8に記載の半導体装置において、
前記第1の溝及び前記第2の溝の幅は等しく、
前記交差部分の4つの角それぞれは、前記凸部のうち前記角に対向する側面までの距離が前記第1の溝の幅と等しくなるように面取りされている半導体装置。 - 請求項6〜9のいずれか一つに記載の半導体装置において、
前記基板はシリコン基板であり、
前記膜はポリシリコン膜であり、
前記第1の溝及び前記第2の溝の側壁及び底面は酸化シリコン膜を有する半導体装置。
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KR20210092916A (ko) * | 2020-01-17 | 2021-07-27 | 삼성전자주식회사 | 배선 구조물 및 이를 포함하는 수직형 메모리 장치 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04264752A (ja) * | 1991-02-20 | 1992-09-21 | Fujitsu Ltd | フォトマスク及び半導体装置の製造方法 |
JPH04274344A (ja) * | 1991-03-01 | 1992-09-30 | Matsushita Electron Corp | 半導体装置の製造方法 |
JPH10308443A (ja) * | 1997-05-02 | 1998-11-17 | Nec Corp | 半導体集積回路装置 |
DE102005059034A1 (de) * | 2005-12-10 | 2007-06-14 | X-Fab Semiconductor Foundries Ag | Isolationsgrabenstruktur |
JP2008130826A (ja) * | 2006-11-21 | 2008-06-05 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
DE102008029235B3 (de) * | 2008-06-19 | 2009-10-08 | X-Fab Semiconductor Foundries Ag | Kreuzungen von Isolationsgräben der SOI-Technologie |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5094973A (en) * | 1987-11-23 | 1992-03-10 | Texas Instrument Incorporated | Trench pillar for wafer processing |
JPH04127148A (ja) | 1990-09-19 | 1992-04-28 | Hitachi Ltd | マスクおよびそれを用いた半導体装置の製造方法 |
KR100249025B1 (ko) * | 1998-03-06 | 2000-03-15 | 김영환 | 반도체장치의 소자분리방법 |
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KR100525111B1 (ko) * | 2004-04-19 | 2005-11-01 | 주식회사 하이닉스반도체 | 반도체 소자 |
DE102005059035B4 (de) * | 2005-12-10 | 2007-11-08 | X-Fab Semiconductor Foundries Ag | Isolationsgrabenstrukturen für hohe Spannungen |
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04264752A (ja) * | 1991-02-20 | 1992-09-21 | Fujitsu Ltd | フォトマスク及び半導体装置の製造方法 |
JPH04274344A (ja) * | 1991-03-01 | 1992-09-30 | Matsushita Electron Corp | 半導体装置の製造方法 |
JPH10308443A (ja) * | 1997-05-02 | 1998-11-17 | Nec Corp | 半導体集積回路装置 |
DE102005059034A1 (de) * | 2005-12-10 | 2007-06-14 | X-Fab Semiconductor Foundries Ag | Isolationsgrabenstruktur |
WO2007065953A1 (de) * | 2005-12-10 | 2007-06-14 | X-Fab Semiconductor Foundries Ag | Isolationsgrabenkreuzungsstruktur mit reduzierter spaltweite |
JP2009518839A (ja) * | 2005-12-10 | 2009-05-07 | エックス−ファブ・セミコンダクター・ファウンダリーズ・アーゲー | 縮小されたスリット幅を有する絶縁トレンチ交差構造 |
JP2008130826A (ja) * | 2006-11-21 | 2008-06-05 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
DE102008029235B3 (de) * | 2008-06-19 | 2009-10-08 | X-Fab Semiconductor Foundries Ag | Kreuzungen von Isolationsgräben der SOI-Technologie |
WO2009153356A1 (de) * | 2008-06-19 | 2009-12-23 | X-Fab Semiconductor Foundries Ag | Halbleiterbauelement mit kreuzungen von isolationsgräben |
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