JPH04127148A - マスクおよびそれを用いた半導体装置の製造方法 - Google Patents
マスクおよびそれを用いた半導体装置の製造方法Info
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- JPH04127148A JPH04127148A JP2247073A JP24707390A JPH04127148A JP H04127148 A JPH04127148 A JP H04127148A JP 2247073 A JP2247073 A JP 2247073A JP 24707390 A JP24707390 A JP 24707390A JP H04127148 A JPH04127148 A JP H04127148A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 238000002955 isolation Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 238000000206 photolithography Methods 0.000 claims description 5
- 230000010363 phase shift Effects 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 12
- 238000000151 deposition Methods 0.000 abstract description 10
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 238000005530 etching Methods 0.000 abstract description 6
- 238000001020 plasma etching Methods 0.000 abstract description 6
- 238000001459 lithography Methods 0.000 abstract description 5
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 230000008021 deposition Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、溝埋込みによる素子分離法に係り、特に溝形
成部のマスクパターンおよび該パターンを有するマスク
を用いた半導体装置の製造方法に関する。
成部のマスクパターンおよび該パターンを有するマスク
を用いた半導体装置の製造方法に関する。
半導体集積回路の素子分離法の一つとして、素子形成領
域間に溝を形成し、溝内に絶縁物などを埋め込む方法が
ある。具体的には、Ｓｉ基板に深い溝を基板面に対して
垂直に形成し、溝内壁を酸化したのち、溝の開口幅の１
７２以上の膜厚で多結晶Ｓｉを堆積する。その後、溝の
内部以外の余分な多結晶Ｓｉをプラズマエツチングによ
り除去するものである。しかし、異なる溝幅が混在する
場合には、平坦な埋込層が形成されない問題がある。 そこで、溝幅が一定になるように、広い溝を分割して形
成する方法が、特開昭５８−３５９４１号公報に開示さ
れている。
域間に溝を形成し、溝内に絶縁物などを埋め込む方法が
ある。具体的には、Ｓｉ基板に深い溝を基板面に対して
垂直に形成し、溝内壁を酸化したのち、溝の開口幅の１
７２以上の膜厚で多結晶Ｓｉを堆積する。その後、溝の
内部以外の余分な多結晶Ｓｉをプラズマエツチングによ
り除去するものである。しかし、異なる溝幅が混在する
場合には、平坦な埋込層が形成されない問題がある。 そこで、溝幅が一定になるように、広い溝を分割して形
成する方法が、特開昭５８−３５９４１号公報に開示さ
れている。
上記従来の技術の問題点を、第２図を用いて説明する。
第２図（ａ）は、素子形成領域１を囲む素子分離領域２
において、溝の交点付近を示したものである。従来の技
術は、溝交点の対角線方向の幅と溝幅が異なる点につい
ては配慮されていない。溝幅方向ａ−ａ ’ と溝交点
対角線方向ｂ−ｂ’の断面を第２図（ｂ）、（ｃ）に示
す。溝の交点では同図のように溝幅方向と対角方向で溝
の幅が異なるため、内壁に５ｉＯ２４を形成したＳｉ溝
２′に、多結晶Ｓｉ５を埋め込むと、埋込形状が異なっ
てくる。 また、周知のりソグラフィの解像力の限界から、０．１
〜０．２μｍの曲率で角が丸くなるため、溝幅が狭くな
るほど顕著になる。溝内を充填するには、少なくとも、
溝幅の１７２の膜厚の多結晶Ｓｉを堆積すればよい。し
かし、溝の交点を、完全に充填することはできない。こ
れを、プラズマエッチすると、溝交点において埋込１が
凹んでしまったり、溝交点内の多結晶Ｓｉがすべて除去
されてしまい、素子分離特性に悪影響を及ぼすため問題
である。また、溝交点を完全に充填しようとすると、溝
幅程度の膜厚を要し、多結晶Ｓｉの堆積工程ならびに、
エッチバック工程のスループットに問題がある。 本発明の目的は、深溝の埋込平坦化法において、平坦な
埋込層を形成することにある
において、溝の交点付近を示したものである。従来の技
術は、溝交点の対角線方向の幅と溝幅が異なる点につい
ては配慮されていない。溝幅方向ａ−ａ ’ と溝交点
対角線方向ｂ−ｂ’の断面を第２図（ｂ）、（ｃ）に示
す。溝の交点では同図のように溝幅方向と対角方向で溝
の幅が異なるため、内壁に５ｉＯ２４を形成したＳｉ溝
２′に、多結晶Ｓｉ５を埋め込むと、埋込形状が異なっ
てくる。 また、周知のりソグラフィの解像力の限界から、０．１
〜０．２μｍの曲率で角が丸くなるため、溝幅が狭くな
るほど顕著になる。溝内を充填するには、少なくとも、
溝幅の１７２の膜厚の多結晶Ｓｉを堆積すればよい。し
かし、溝の交点を、完全に充填することはできない。こ
れを、プラズマエッチすると、溝交点において埋込１が
凹んでしまったり、溝交点内の多結晶Ｓｉがすべて除去
されてしまい、素子分離特性に悪影響を及ぼすため問題
である。また、溝交点を完全に充填しようとすると、溝
幅程度の膜厚を要し、多結晶Ｓｉの堆積工程ならびに、
エッチバック工程のスループットに問題がある。 本発明の目的は、深溝の埋込平坦化法において、平坦な
埋込層を形成することにある
上記目的は、溝交点中央に少なくとも一つ以上の島を設
け、交点部における溝の平面積を縮小することにより達
成される。マスクパターンとして、島パターンを溝交点
に設ける。島の大きさは、溝幅より小さければよい。通
常のりソグラフイを用いる場合、島パターンと素子形成
領域との最ｔｌ＼開隔は、リソグラフィ技術により解像
できうる最小間隔以上になる。ただし、フォトリングラ
フィにおける位相シフト法のような、特殊な高解像方法
を用いれば、本来の最小間隔以下にもできる。その他、
島パターンをマスクとして設けなくても、反応性イオン
エツチングの条件を適当に選べば、溝交点部に島を形成
することができる。これは、プラズマ重合物やマスク材
料などの再付着物が、溝に比べ幅の広い交点部に堆積し
やすいことを利用している。この付着物をマスクに溝を
形成する。 リングラフィでは、島パターンが解像できない微細な溝
に適応できる。
け、交点部における溝の平面積を縮小することにより達
成される。マスクパターンとして、島パターンを溝交点
に設ける。島の大きさは、溝幅より小さければよい。通
常のりソグラフイを用いる場合、島パターンと素子形成
領域との最ｔｌ＼開隔は、リソグラフィ技術により解像
できうる最小間隔以上になる。ただし、フォトリングラ
フィにおける位相シフト法のような、特殊な高解像方法
を用いれば、本来の最小間隔以下にもできる。その他、
島パターンをマスクとして設けなくても、反応性イオン
エツチングの条件を適当に選べば、溝交点部に島を形成
することができる。これは、プラズマ重合物やマスク材
料などの再付着物が、溝に比べ幅の広い交点部に堆積し
やすいことを利用している。この付着物をマスクに溝を
形成する。 リングラフィでは、島パターンが解像できない微細な溝
に適応できる。
【作用ゴ
溝交点の対角線方向の帳が島により分割され、溝幅より
狭くなったため、溝交点内部にも多結晶Ｓｉが完全に充
填される。このため、プラズマエッチ後平坦な埋込層が
得られる。 ［実施例］ 以下、実施例により本発明の詳細な説明する。 〔実施例１〕 第１図に本発明の１実施例を示す、第１図（ａ）は、素
子形成領域１を囲む素子分離領域２において、溝の交点
付近のマスクパターンを示したものである。溝交点の中
心に島パターン３を配置する。 このマスクパターンを用い、リソグラフィによりレジス
トマスクを形成する。レジストをマスクにＳｉ基板１′
を反応性イオンエッチすると、第１図（ｂ）、（ｃ）示
すように基板面に対し垂直で深い溝２′が形成される。 溝内壁にＳｉＯ□４を熱酸化により形成した後、多結晶
Ｓｉ５をＣＶＤ法により堆積し、第１図（ｄ）、（ｅ）
の形状を得る。膜厚は、溝幅の１／２以上必要である。 ただし、厚すぎると生産性が低下する問題がある。１μ
ｍ幅の溝であれば、６００ ｎ、 ｍ程度で十分である
。最後に、プラズマエツチングにより、溝内部以外の多
結晶Ｓｉ５をすべて除去すると、溝埋込素子分離領域が
形成される。 本実施例によれば、溝交点に島パターンをフォトリソグ
ラフィのマスクパターンとして配置することにより、平
坦な溝埋込層が、必要以上に厚い多結晶Ｓｉを堆積する
ことなく形成できる。 〔実施例２〕 第３図にその他の実施例を示す。溝幅が１μｍと微細に
なってくると、溝交点に設計どおりの島を解像するのが
困難になってくる。第３図（ａ）に示すように、素子形
成領域１と島パターン３が接していても、フォトリソグ
ラフィにおける露光時間を長めに選べば、島パターン３
は素子形成領域１から分離し、第３図（ｂ）の形状を得
ることができる。ただし、この場合は、設計寸法よりも
広い溝が形成されるので、設計段階でその点を考慮して
おく必要がある。 本実施例は、１μｍ以下の微細幅の溝において、平坦な
埋込層を得るのに適している。 Ｃ実施例３〕 Ｓｉ基板のドライエツチング時、エツチングガスにＣＣ
ｌ４や５ｉＣ１４などの堆積性のガスを添加すると、リ
ングラフィによってマスクを形成しなくても、溝交点に
島を形成することができる。 これを、第４図を用いて説明する。マスクの厚さと溝幅
の比が大きくなるにつれ、等方的な堆積は起きにくくな
る。このため、第４図（ａ）に示すように、＋＊の広い
交点部はマスク６の輪郭を除いて堆積が起こるが、溝内
には起きないという現象が生じる。この堆積物７をマス
クにＳｉ基板１′をエツチングすると第４図（ｂ）に示
す形状を得る。この例では、堆積とエツチングを同時に
行なっているが、最初に堆積を行なった後、Ｓｉ基板エ
ツチングを行なっても同様の効果がある。 また、堆積物は完全なものでなくてもよい。第４図（Ｃ
）に示すように堆積物７が点状であれば、Ｓｉ基板のエ
ツチングにより、溝交点内に針状に突起物８が複数個形
成される。 本実施例は、マスクとして島パターンを設けないないの
で、溝交点内に島パターンを解像できないような微細溝
でも、平坦な埋込層が得られる。 〔実施例４〕 以上の実施例では２本の溝が交差する場合について述べ
たが、Ｔ字になる場合も同様である。島パターン３を、
上記実施例と同様に、溝交点内に設ける場合を第５図（
ａ）に示す。また、第５図（ｂ）に示すように、島パタ
ーン３が素子形成領域１の一部になってもかまわない。 この実施例を用いれば、素子分離溝がＴ字に交わる場合
にも、平坦な埋込層を形成できる。 〔実施例５〕 通常のフォトリソグラフィでは、１μｍ以下の溝交点内
に、島パターンを素子形成領域と分離して形成するのが
困難になってくる。そこで、高解像として知られている
、フォトリソグラフィにおける位相シフト法を用いた例
について説明する。 第６図（ａ）は、マスクパターンである。ネガ型のフォ
トレジストを用いるため、溝を形成する領域をＣｒパタ
ーン９によって遮光する。島パターンを形成する領域で
は、位相シフタ１０により、光透過部１１を透過した光
と、位相シフタ１０を透過した光の位相は１８０６反転
する。位相シフタ１０とそれ以外の光透過部との境界で
は、光強度がＯになる部分が生じるため、極めて、微細
なスペースが解像でき、第６図（ｂ）に示す形状を得る
ことができる。 なお、位相シフタの配置はこれに限らず、位相シフタ１
０を光透過部とし、光透過部１１に位相シフタを配置し
ても、同様の効果が得られる。また、素子分離溝交点部
に対して１位相シフタ１゜の面積あるいは形状が異なっ
ても、本発明の目的を実現することは可能である。 同様の方法で形成した、Ｔ字型の溝交点を第７図に示す
。 【発明の効果】 本発明によれば、半導体装置の溝埋込素子分離法におい
て、溝形成時に溝交点に島を形成するので、少なくとも
、溝幅の１／２の膜厚のＣＶＤ！Ｊｌを堆積し、エッチ
バックすることにより、平坦な埋込層を得ることができ
る。
狭くなったため、溝交点内部にも多結晶Ｓｉが完全に充
填される。このため、プラズマエッチ後平坦な埋込層が
得られる。 ［実施例］ 以下、実施例により本発明の詳細な説明する。 〔実施例１〕 第１図に本発明の１実施例を示す、第１図（ａ）は、素
子形成領域１を囲む素子分離領域２において、溝の交点
付近のマスクパターンを示したものである。溝交点の中
心に島パターン３を配置する。 このマスクパターンを用い、リソグラフィによりレジス
トマスクを形成する。レジストをマスクにＳｉ基板１′
を反応性イオンエッチすると、第１図（ｂ）、（ｃ）示
すように基板面に対し垂直で深い溝２′が形成される。 溝内壁にＳｉＯ□４を熱酸化により形成した後、多結晶
Ｓｉ５をＣＶＤ法により堆積し、第１図（ｄ）、（ｅ）
の形状を得る。膜厚は、溝幅の１／２以上必要である。 ただし、厚すぎると生産性が低下する問題がある。１μ
ｍ幅の溝であれば、６００ ｎ、 ｍ程度で十分である
。最後に、プラズマエツチングにより、溝内部以外の多
結晶Ｓｉ５をすべて除去すると、溝埋込素子分離領域が
形成される。 本実施例によれば、溝交点に島パターンをフォトリソグ
ラフィのマスクパターンとして配置することにより、平
坦な溝埋込層が、必要以上に厚い多結晶Ｓｉを堆積する
ことなく形成できる。 〔実施例２〕 第３図にその他の実施例を示す。溝幅が１μｍと微細に
なってくると、溝交点に設計どおりの島を解像するのが
困難になってくる。第３図（ａ）に示すように、素子形
成領域１と島パターン３が接していても、フォトリソグ
ラフィにおける露光時間を長めに選べば、島パターン３
は素子形成領域１から分離し、第３図（ｂ）の形状を得
ることができる。ただし、この場合は、設計寸法よりも
広い溝が形成されるので、設計段階でその点を考慮して
おく必要がある。 本実施例は、１μｍ以下の微細幅の溝において、平坦な
埋込層を得るのに適している。 Ｃ実施例３〕 Ｓｉ基板のドライエツチング時、エツチングガスにＣＣ
ｌ４や５ｉＣ１４などの堆積性のガスを添加すると、リ
ングラフィによってマスクを形成しなくても、溝交点に
島を形成することができる。 これを、第４図を用いて説明する。マスクの厚さと溝幅
の比が大きくなるにつれ、等方的な堆積は起きにくくな
る。このため、第４図（ａ）に示すように、＋＊の広い
交点部はマスク６の輪郭を除いて堆積が起こるが、溝内
には起きないという現象が生じる。この堆積物７をマス
クにＳｉ基板１′をエツチングすると第４図（ｂ）に示
す形状を得る。この例では、堆積とエツチングを同時に
行なっているが、最初に堆積を行なった後、Ｓｉ基板エ
ツチングを行なっても同様の効果がある。 また、堆積物は完全なものでなくてもよい。第４図（Ｃ
）に示すように堆積物７が点状であれば、Ｓｉ基板のエ
ツチングにより、溝交点内に針状に突起物８が複数個形
成される。 本実施例は、マスクとして島パターンを設けないないの
で、溝交点内に島パターンを解像できないような微細溝
でも、平坦な埋込層が得られる。 〔実施例４〕 以上の実施例では２本の溝が交差する場合について述べ
たが、Ｔ字になる場合も同様である。島パターン３を、
上記実施例と同様に、溝交点内に設ける場合を第５図（
ａ）に示す。また、第５図（ｂ）に示すように、島パタ
ーン３が素子形成領域１の一部になってもかまわない。 この実施例を用いれば、素子分離溝がＴ字に交わる場合
にも、平坦な埋込層を形成できる。 〔実施例５〕 通常のフォトリソグラフィでは、１μｍ以下の溝交点内
に、島パターンを素子形成領域と分離して形成するのが
困難になってくる。そこで、高解像として知られている
、フォトリソグラフィにおける位相シフト法を用いた例
について説明する。 第６図（ａ）は、マスクパターンである。ネガ型のフォ
トレジストを用いるため、溝を形成する領域をＣｒパタ
ーン９によって遮光する。島パターンを形成する領域で
は、位相シフタ１０により、光透過部１１を透過した光
と、位相シフタ１０を透過した光の位相は１８０６反転
する。位相シフタ１０とそれ以外の光透過部との境界で
は、光強度がＯになる部分が生じるため、極めて、微細
なスペースが解像でき、第６図（ｂ）に示す形状を得る
ことができる。 なお、位相シフタの配置はこれに限らず、位相シフタ１
０を光透過部とし、光透過部１１に位相シフタを配置し
ても、同様の効果が得られる。また、素子分離溝交点部
に対して１位相シフタ１゜の面積あるいは形状が異なっ
ても、本発明の目的を実現することは可能である。 同様の方法で形成した、Ｔ字型の溝交点を第７図に示す
。 【発明の効果】 本発明によれば、半導体装置の溝埋込素子分離法におい
て、溝形成時に溝交点に島を形成するので、少なくとも
、溝幅の１／２の膜厚のＣＶＤ！Ｊｌを堆積し、エッチ
バックすることにより、平坦な埋込層を得ることができ
る。
第１図は本発明の一実施例の工程を示す断面図及び平面
図、第２図は従来の技術の問題点を示す断面図及び平面
図、第３図は本発明の他の実施例を示す平面図、第４図
はさらに他の実施例を示す断面図、第５図、第６図およ
び第７図は本発明のさらに他の実施例を示す平面図であ
る。 符号の説明 １・・・素子形成領域 １′・・・Ｓｉ基板２・
・・素子分離領域 ２′・・・溝３・・・島パタ
ーン ４ ・・・Ｓｉｎ。 ５・・・多結晶Ｓｉ ６ ・・・マスク７
・・・堆積物 ８ ・・・突起物９・・・
Ｃｒパターン １０・・・位相シフタ１１・・・光
透過部
図、第２図は従来の技術の問題点を示す断面図及び平面
図、第３図は本発明の他の実施例を示す平面図、第４図
はさらに他の実施例を示す断面図、第５図、第６図およ
び第７図は本発明のさらに他の実施例を示す平面図であ
る。 符号の説明 １・・・素子形成領域 １′・・・Ｓｉ基板２・
・・素子分離領域 ２′・・・溝３・・・島パタ
ーン ４ ・・・Ｓｉｎ。 ５・・・多結晶Ｓｉ ６ ・・・マスク７
・・・堆積物 ８ ・・・突起物９・・・
Ｃｒパターン １０・・・位相シフタ１１・・・光
透過部
Claims (1)
- 【特許請求の範囲】 １、半導体集積回路の素子分離溝形成用マスクにおいて
、溝交点領域より狭い面積の島パターンを、該溝交点領
域内に少なくとも一つ以上有することを特徴とするマス
ク。 ２、請求項１記載のマスクを用いて、半導体基板に溝を
形成することを特徴とする半導体装置の製造方法。 ３、上記マスクの半導体基板への転写は、フォトリソグ
ラフィにおける位相シフト法を用いることを特徴とする
請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247073A JPH04127148A (ja) | 1990-09-19 | 1990-09-19 | マスクおよびそれを用いた半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247073A JPH04127148A (ja) | 1990-09-19 | 1990-09-19 | マスクおよびそれを用いた半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127148A true JPH04127148A (ja) | 1992-04-28 |
Family
ID=17158029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2247073A Pending JPH04127148A (ja) | 1990-09-19 | 1990-09-19 | マスクおよびそれを用いた半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127148A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0955681A2 (en) * | 1994-09-28 | 1999-11-10 | Nippon Telegraph And Telephone Corporation | Optical semiconductor device and method of fabricating the same |
| WO2009153356A1 (de) * | 2008-06-19 | 2009-12-23 | X-Fab Semiconductor Foundries Ag | Halbleiterbauelement mit kreuzungen von isolationsgräben |
| US8377794B2 (en) | 2008-12-15 | 2013-02-19 | Renesas Electronics Corporation | Method of manufacturing semiconductor device, and semiconductor device |
| US9391001B2 (en) | 2013-08-26 | 2016-07-12 | Micron Technology, Inc. | Semiconductor constructions |
| CN106158829A (zh) * | 2015-05-15 | 2016-11-23 | 半导体元件工业有限责任公司 | 包括限定空隙的材料的电子器件及其形成方法 |
-
1990
- 1990-09-19 JP JP2247073A patent/JPH04127148A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0955681A3 (en) * | 1994-09-28 | 2000-11-29 | Nippon Telegraph And Telephone Corporation | Optical semiconductor device and method of fabricating the same |
| US6403986B1 (en) | 1994-09-28 | 2002-06-11 | Nippon Telegraph And Telephone Corporation | Optical semiconductor device and method of fabricating the same |
| US6790697B2 (en) | 1994-09-28 | 2004-09-14 | Nippon Telegraph And Telephone Corporation | Optical semiconductor device and method of fabricating the same |
| WO2009153356A1 (de) * | 2008-06-19 | 2009-12-23 | X-Fab Semiconductor Foundries Ag | Halbleiterbauelement mit kreuzungen von isolationsgräben |
| US8530999B2 (en) | 2008-06-19 | 2013-09-10 | X-Fab Semiconductor Foundries Ag | Semiconductor component with isolation trench intersections |
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