TWI532096B - 於基底中形成狹縫的製程 - Google Patents

於基底中形成狹縫的製程 Download PDF

Info

Publication number
TWI532096B
TWI532096B TW100128551A TW100128551A TWI532096B TW I532096 B TWI532096 B TW I532096B TW 100128551 A TW100128551 A TW 100128551A TW 100128551 A TW100128551 A TW 100128551A TW I532096 B TWI532096 B TW I532096B
Authority
TW
Taiwan
Prior art keywords
substrate
slit
mask layer
forming
trench isolation
Prior art date
Application number
TW100128551A
Other languages
English (en)
Other versions
TW201303996A (zh
Inventor
王文傑
陳逸男
劉獻文
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW201303996A publication Critical patent/TW201303996A/zh
Application granted granted Critical
Publication of TWI532096B publication Critical patent/TWI532096B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)

Description

於基底中形成狹縫的製程
本發明是有關於一種蝕刻製程，且特別是有關於一種於基底中形成狹縫的製程。
為了提高積體電路的操作速度，以及符合消費者對於小型化電子裝置的需求，半導體裝置中的電晶體尺寸有持續縮小的趨勢。然而，隨著電晶體尺寸的縮小，電晶體的通道區長度亦隨之縮短。因此，電晶體中可能會發生嚴重的短通道效應(short channel effect)。
為了解決此問題，業界近來使用垂直式電晶體結構來取代習知水平式電晶體結構。舉例來說，將閘極填入基底的狹縫中。如此，可提升積體電路的操作速度與積集度，以及避免發生諸如短通道效應等問題。一般來說，狹縫是形成於淺溝渠隔離(STI)結構之間。然而，在於基底中形成狹縫的期間，淺溝渠隔離結構中的氧化矽會暴露出來而被蝕刻製程破壞。如此一來，影響元件的效能與可靠度。
本發明提供一種於基底中形成狹縫的製程，其中淺溝渠隔離結構中的氧化矽不會受到狹縫蝕刻製程的破壞，因此可提升元件的效能與可靠度。
本發明提供一種於基底中形成狹縫的製程。於基底上形成罩幕層，其中罩幕層不包括碳。以罩幕層為罩幕，對基底進行蝕刻製程，以於基底中形成至少一狹縫。蝕刻氣體包括Cl2、CF4以及CHF3，CF4與CHF3的莫耳比為約0.5至0.8，以及F與Cl的莫耳比為約0.4至0.8。此外，蝕刻製程同時移除罩幕層。
本發明另提供一種用以於基底中形成狹縫的蝕刻氣體組成，包括Cl2、CF4以及CHF3，其中CF4與CHF3的莫耳比為約0.5至0.8，以及F與Cl的莫耳比為約0.4至0.8。
在本發明之一實施例中，上述之基底中已形成有多個淺溝渠隔離結構，罩幕層形成於基底上，以至少暴露一部分位於淺溝渠隔離結構之間的基底，以及罩幕層與基底的蝕刻選擇比約介於0.05至0.06之間。
在本發明之一實施例中，上述之基底包括矽。
在本發明之一實施例中，上述之罩幕層包括四乙氧基矽烷(TEOS)或氮化矽。
在本發明之一實施例中，上述之CF4與CHF3的莫耳比為約0.6至0.7，以及F與Cl的莫耳比為約0.5至0.7。
在本發明之一實施例中，上述之狹縫的深度與寬度的比為約2至5。
在本發明之一實施例中，上述之狹縫的深度為約200 nm至220 nm，以及狹縫的寬度為約40 nm至110 nm。
基於上述，於基底中形成狹縫的製程會同時移除用以定義狹縫的罩幕層，因此不需額外進行移除罩幕層的步驟。此外，在狹縫蝕刻製程期間，狹縫會形成在部分淺溝渠隔離結構附近，因此能避免蝕刻製程破壞淺溝渠隔離結構的氧化矽，進而提升元件的效能與可靠度。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1B為依照本發明之一實施例之一種於基底中形成狹縫的製程的剖面示意圖。請參照圖1A，於基底100上形成罩幕層102。基底100例如是矽基底。基底100中已形成有多個淺溝渠隔離結構101。詳言之，具有多個圖案102a的罩幕層102形成於基底100上，以至少暴露一部分位於淺溝渠隔離結構101之間的基底100。在一實施例中，如圖1A所示，各圖案102a覆蓋兩個淺溝渠隔離結構101，且圖案102a的邊緣與淺溝渠隔離結構101的邊緣對齊。然而，本發明不限於此。在另一實施例中(未繪示)，各圖案102a可以僅覆蓋一個或兩個以上的淺溝渠隔離結構101，且圖案102a的邊緣可以不與淺溝渠隔離結構101的邊緣對齊，以暴露出部分淺溝渠隔離結構101。
再者，形成罩幕層102的方法包括依序於基底100上形成圖案化光阻層(未繪示)與罩幕材料層(未繪示)，接著以圖案化光阻層為罩幕來圖案化罩幕材料層。特別注意的是，罩幕層102不包括碳。詳言之，罩幕層102不包括碳化矽、碳氧化矽(silicon oxycarbide)或非晶碳(amorphous carbon)。在一實施例中，罩幕層102包括四乙氧基矽烷(TEOS)或氮化矽。
請參照圖1B，以罩幕層102為罩幕，對基底100進行蝕刻製程，以於基底100中形成至少一狹縫104。在本實施例中，是以形成三個狹縫104為例來進行說明。然而本發明未對狹縫104的數目加以限制。
蝕刻氣體包括Cl2、CF4以及CHF3。CF4與CHF3的莫耳比為約0.5至0.8，例如是約0.6至0.7。F與Cl的莫耳比為約0.4至0.8，例如是約0.5至0.7。在此特定的CF4/CHF3以及Cl/F比例範圍內，所形成的狹縫104具有實質上垂直的側壁。狹縫104的底部與側壁之間的夾角近似直角，例如是約為92-96度。
再者，狹縫104的深寬比例如是約2至5。狹縫104的深度例如是約200 nm至220 nm，以及狹縫104的寬度例如是約40 nm至110 nm。在一實施例中，狹縫104的深度例如是約214 nm，以及狹縫104的寬度例如是約62 nm。
值得一提的是，形成狹縫104的步驟會同時移除罩幕層102。也就是說，罩幕層102(諸如TEOS層或氮化矽層)與淺溝渠隔離結構101中的氧化矽之間或基底100(諸如矽基底)與淺溝渠隔離結構101中的氧化矽之間具有足夠高的蝕刻選擇比，因此可同時移除欲形成狹縫104的部分基底100以及罩幕層102，且避免破壞淺溝渠隔離結101中的氧化矽。如圖1B所示，在形成狹縫104期間，淺溝渠隔離結構101的氧化物頂角A不會被破壞。在一實施例中，罩幕層102與矽基底100的蝕刻選擇比例如是約介於0.05至0.06之間。此外，高蝕刻選擇比使得狹縫104具有平滑側壁。
於鄰近淺溝渠隔離結構101的部分基底100中形成狹縫104後，以習知技術來形成諸如閘氧化層、閘極、源極區與汲極區以及其他已知構件來完成半導體製程。由於這些構件的材料、構形以及形成方法為所屬領域具有通常知識者所周知，故於此不贅述。
在上述實施例中，使用包括Cl2、CF4以及CHF3且具有特定CF4/CHF3比與Cl/F比的蝕刻氣體組成於基底中形成至少一狹縫。然而，本發明不限於此。也就是說，所屬領域具有通常知識者可理解所述的蝕刻氣體組成以及特定氣體比例可用於TEOS(或氮化矽或矽)與氧化矽之間需要高蝕刻選擇比的其他半導體製程。
綜上所述，於基底中形成狹縫的製程會同時移除用以定義狹縫的罩幕層。也就是說，在本發明之狹縫蝕刻製程中，可省略移除罩幕層的額外步驟。因此，相較於習知製程，本發明製程具有較少製程步驟與較低的製程費用。此外，淺溝渠隔離結構的氧化矽不會被本發明所提出的蝕刻配方破壞，因此能提升元件的效能與可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．基底
101．．．淺溝渠隔離結構
102．．．罩幕層
102a．．．圖案
104．．．狹縫
A．．．頂角
圖1A至圖1B為依照本發明之一實施例之一種於基底中形成狹縫的製程的剖面示意圖。
100．．．基底
101．．．淺溝渠隔離結構
104．．．狹縫
A．．．頂角

Claims (7)

  1. 一種於基底中形成狹縫的製程，包括：提供一基底，該基底中已形成有多個淺溝渠隔離結構，該些淺溝渠隔離結構包括氧化矽；於該基底上形成一罩幕層，其中該罩幕層不包括碳，該罩幕層覆蓋該些淺溝渠隔離結構以及至少暴露一部分位於該些淺溝渠隔離結構之間的該基底；以及以該罩幕層為罩幕，對該基底進行一蝕刻製程，以於經暴露的該基底中形成至少一狹縫，其中一蝕刻氣體包括Cl2、CF4以及CHF3，CF4與CHF3的莫耳比為0.5至0.8，以及F與Cl的莫耳比為0.4至0.8，其中進行該蝕刻製程的步驟同時移除該罩幕層，使得該些淺溝渠隔離結構以及被該罩幕層覆蓋的該基底的表面暴露出來，但該蝕刻氣體實質上不移除經暴露的該些淺溝渠隔離結構的氧化矽。
  2. 如申請專利範圍第1項所述之於基底中形成狹縫的製程，其中該罩幕層與該基底的蝕刻選擇比介於0.05至0.06之間。
  3. 如申請專利範圍第1項所述之於基底中形成狹縫的製程，其中該基底包括矽。
  4. 如申請專利範圍第1項所述之於基底中形成狹縫的製程，其中該罩幕層包括四乙氧基矽烷(TEOS)或氮化矽。
  5. 如申請專利範圍第1項所述之於基底中形成狹縫的製程，其中CF4與CHF3的莫耳比為0.6至0.7，以及F與 Cl的莫耳比為0.5至0.7。
  6. 如申請專利範圍第1項所述之於基底中形成狹縫的製程，其中該狹縫的深度與寬度的比為2至5。
  7. 如申請專利範圍第6項所述之於基底中形成狹縫的製程，其中該狹縫的深度為200nm至220nm，以及該狹縫的寬度為40nm至110nm。
TW100128551A 2011-07-11 2011-08-10 於基底中形成狹縫的製程 TWI532096B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/179,581 US8975137B2 (en) 2011-07-11 2011-07-11 Process of forming slit in substrate

Publications (2)

Publication Number Publication Date
TW201303996A TW201303996A (zh) 2013-01-16
TWI532096B true TWI532096B (zh) 2016-05-01

Family

ID=47482865

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100128551A TWI532096B (zh) 2011-07-11 2011-08-10 於基底中形成狹縫的製程

Country Status (3)

Country Link
US (1) US8975137B2 (zh)
CN (1) CN102881581B (zh)
TW (1) TWI532096B (zh)

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61232620A (ja) * 1985-04-09 1986-10-16 Matsushita Electronics Corp 半導体基板エツチング方法
JPH07263415A (ja) * 1994-03-18 1995-10-13 Fujitsu Ltd 半導体装置の製造方法
US5753561A (en) * 1996-09-30 1998-05-19 Vlsi Technology, Inc. Method for making shallow trench isolation structure having rounded corners
US5674775A (en) * 1997-02-20 1997-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation trench with a rounded top edge using an etch buffer layer
US6541164B1 (en) * 1997-10-22 2003-04-01 Applied Materials, Inc. Method for etching an anti-reflective coating
US6291356B1 (en) * 1997-12-08 2001-09-18 Applied Materials, Inc. Method for etching silicon oxynitride and dielectric antireflection coatings
US6458671B1 (en) * 2001-02-16 2002-10-01 Applied Materials Inc. Method of providing a shallow trench in a deep-trench device
TW506059B (en) * 2001-09-25 2002-10-11 Promos Techvologies Inc Forming method for shallow trench
US6925007B2 (en) * 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US7326619B2 (en) * 2003-08-20 2008-02-05 Samsung Electronics Co., Ltd. Method of manufacturing integrated circuit device including recessed channel transistor
KR100577565B1 (ko) * 2004-02-23 2006-05-08 삼성전자주식회사 핀 전계효과 트랜지스터의 제조방법
US7189617B2 (en) 2005-04-14 2007-03-13 Infineon Technologies Ag Manufacturing method for a recessed channel array transistor and corresponding recessed channel array transistor
KR100673229B1 (ko) * 2005-07-04 2007-01-22 주식회사 하이닉스반도체 낸드형 플래시 메모리 소자 및 그것의 제조방법
KR100689514B1 (ko) * 2006-01-23 2007-03-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
JP2009088522A (ja) * 2007-09-28 2009-04-23 Hynix Semiconductor Inc 半導体装置のリセスゲート製造方法
US7838366B2 (en) * 2008-04-11 2010-11-23 United Microelectronics Corp. Method for fabricating a metal gate structure
JP2010141107A (ja) * 2008-12-11 2010-06-24 Elpida Memory Inc 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20130017684A1 (en) 2013-01-17
CN102881581A (zh) 2013-01-16
TW201303996A (zh) 2013-01-16
US8975137B2 (en) 2015-03-10
CN102881581B (zh) 2015-09-16

Similar Documents

Publication Publication Date Title
US20050136616A1 (en) Method of fabricating a recess channel array transistor using a mask layer with a high etch selectivity with respect to a silicon substrate
CN107346759B (zh) 半导体结构及其制造方法
CN109309091A (zh) 图案化方法
US10163646B2 (en) Method for forming semiconductor device structure
US8124537B2 (en) Method for etching integrated circuit structure
US9082830B2 (en) Metal layer end-cut flow
JP2008218999A (ja) 半導体装置の製造方法
TWI609457B (zh) 形成接觸洞的方法與具有接觸插塞的半導體結構
US10043675B2 (en) Semiconductor device and method for fabricating the same
TWI579899B (zh) 半導體裝置之製造方法
TWI694492B (zh) 半導體元件之精細互連的製備方法
US20150140796A1 (en) Formation of contact/via hole with self-alignment
TWI532096B (zh) 於基底中形成狹縫的製程
TWI739087B (zh) 分離閘結構之製造方法及分離閘結構
KR100895810B1 (ko) 반도체 소자의 소자분리막 형성방법
JP2006128613A (ja) 半導体素子の製造方法
CN108807267B (zh) 半导体装置及其制造方法
TWI478212B (zh) 形成圖案的方法
US8692296B2 (en) Semiconductor devices and manufacturing methods thereof
TWI704647B (zh) 積體電路及其製程
KR100753033B1 (ko) 반도체 장치의 제조방법
KR101019697B1 (ko) 반도체 소자의 제조방법
TWI240362B (en) Method of fabricating shallow isolation structures and trenches thereof
CN111668094A (zh) 半导体器件及其制备方法
KR20080061209A (ko) 반도체 소자의 트렌치 형성 방법