CN102881581A - 在基底中形成狭缝的方法及刻蚀气体组成 - Google Patents

在基底中形成狭缝的方法及刻蚀气体组成 Download PDF

Info

Publication number
CN102881581A
CN102881581A CN2011102640348A CN201110264034A CN102881581A CN 102881581 A CN102881581 A CN 102881581A CN 2011102640348 A CN2011102640348 A CN 2011102640348A CN 201110264034 A CN201110264034 A CN 201110264034A CN 102881581 A CN102881581 A CN 102881581A
Authority
CN
China
Prior art keywords
substrate
slit
mask layer
chf
mole ratio
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011102640348A
Other languages
English (en)
Other versions
CN102881581B (zh
Inventor
王文杰
陈逸男
刘献文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN102881581A publication Critical patent/CN102881581A/zh
Application granted granted Critical
Publication of CN102881581B publication Critical patent/CN102881581B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)

Abstract

本发明涉及一种在基底中形成狭缝的方法及刻蚀气体组成。其中，在基底中形成狭缝的方法，包括：于基底上形成掩模层，其中掩模层不包括碳。透过掩模层为掩模，对基底进行蚀刻工艺，以于基底中形成至少一个狭缝。蚀刻气体包括Cl2、CF4以及CHF3，CF4与CHF3的莫耳比为约0.5至0.8，以及F与Cl的莫耳比为约0.4至0.8。此外，蚀刻工艺同时移除掩模层。

Description

在基底中形成狭缝的方法及刻蚀气体组成
技术领域
本发明涉及一种蚀刻工艺，尤其涉及一种在基底中形成狭缝的方法及刻蚀气体组成。
背景技术
为了提高集成电路的操作速度，以及符合消费者对于小型化电子装置的需求，半导体装置中的电晶体尺寸有持续缩小的趋势。然而，随着电晶体尺寸的缩小，电晶体的通道区长度亦随之缩短。因此，电晶体中可能会发生严重的短通道效应(short channel effect)。
为了解决此问题，业界近来使用垂直式电晶体结构来取代现有水平式电晶体结构。举例来说，将栅极填入基底的狭缝中。如此，可提升集成电路的操作速度与集成度，以及避免发生诸如短通道效应等问题。一般来说，狭缝是形成于浅沟渠隔离(STI)结构之间。然而，在于基底中形成狭缝的期间，浅沟渠隔离结构中的氧化硅会暴露出来而被蚀刻工艺破坏。如此一来，影响元件的效能与可靠度。
发明内容
本发明提供一种在基底中形成狭缝的方法及刻蚀气体组成，其中浅沟渠隔离结构中的氧化硅不会受到狭缝蚀刻工艺的破坏，因此可提升元件的效能与可靠度。
本发明提供一种在基底中形成狭缝的方法，包括：于基底上形成掩模层，其中掩模层不包括碳；以掩模层为掩模，对基底进行蚀刻工艺，以于基底中形成至少一个狭缝。蚀刻气体包括Cl2、CF4以及CHF3，CF4与CHF3的莫耳(mol)比为约0.5至0.8，以及F与Cl的莫耳比为约0.4至0.8。此外，蚀刻工艺同时移除掩模层。
本发明另提供一种用以于基底中形成狭缝的蚀刻气体组成，包括Cl2、CF4以及CHF3，其中CF4与CHF3的莫耳比为约0.5至0.8，以及F与Cl的莫耳比为约0.4至0.8。
在本发明的一实施例中，上述的基底中已形成有多个浅沟渠隔离结构，掩模层形成于基底上，以至少暴露一部分位于浅沟渠隔离结构之间的基底，以及掩模层与基底的蚀刻选择比约介于0.05至0.06之间。
在本发明的一实施例中，上述的基底包括硅。
在本发明的一实施例中，上述的掩模层包括四乙氧基硅烷(TEOS)或氮化硅。
在本发明的一实施例中，上述的CF4与CHF3的莫耳比为约0.6至0.7，以及F与Cl的莫耳比为约0.5至0.7。
在本发明的一实施例中，上述的狭缝的深度与宽度的比为约2至5。
在本发明的一实施例中，上述的狭缝的深度为约200nm至220nm，以及狭缝的宽度为约40nm至110nm。
基于上述，于基底中形成狭缝的工艺会同时移除用以定义狭缝的掩模层，因此不需额外进行移除掩模层的步骤。此外，在狭缝蚀刻工艺期间，狭缝会形成在部分浅沟渠隔离结构附近，因此能避免蚀刻工艺破坏浅沟渠隔离结构的氧化硅，进而提升元件的效能与可靠度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1B为依照本发明的一实施例的一种在基底中形成狭缝的方法的剖面示意图。
主要元件符号说明：
100：基底
101：浅沟渠隔离结构
102：掩模层
102a：图案
104：狭缝
A：顶角
具体实施方式
图1A至图1B为依照本发明的一实施例的一种在基底中形成狭缝的方法的剖面示意图。请参照图1A，于基底100上形成掩模层102。基底100例如是硅基底。基底100中已形成有多个浅沟渠隔离结构101。详言之，具有多个图案102a的掩模层102形成于基底100上，以至少暴露一部分位于浅沟渠隔离结构101之间的基底100。在一实施例中，如图1A所示，各图案102a覆盖两个浅沟渠隔离结构101，且图案102a的边缘与浅沟渠隔离结构101的边缘对齐。然而，本发明不限于此。在另一实施例中(未示出)，各图案102a可以仅覆盖一个或两个以上的浅沟渠隔离结构101，且图案102a的边缘可以不与浅沟渠隔离结构101的边缘对齐，以暴露出部分浅沟渠隔离结构101。
再者，形成掩模层102的方法包括依序于基底100上形成图案化光阻层(未示出)与掩模材料层(未示出)，接着以图案化光阻层为掩模来图案化掩模材料层。特别注意的是，掩模层102不包括碳。详言之，掩模层102不包括碳化硅、碳氧化硅(silicon oxycarbide)或非晶碳(amorphouscarbon)。在一实施例中，掩模层102包括四乙氧基硅烷(TEOS)或氮化硅。
请参照图1B，以掩模层102为掩模，对基底100进行蚀刻工艺，以于基底100中形成至少一个狭缝104。在本实施例中，是以形成三个狭缝104为例来进行说明。然而本发明未对狭缝104的数目加以限制。
蚀刻气体包括Cl2、CF4以及CHF3。CF4与CHF3的莫耳比为约0.5至0.8，例如是约0.6至0.7。F与Cl的莫耳比为约0.4至0.8，例如是约0.5至0.7。在此特定的CF4/CHF3以及Cl/F比例范围内，所形成的狭缝104具有实质上垂直的侧壁。狭缝104的底部与侧壁之间的夹角近似直角，例如是约为92-96度。
再者，狭缝104的深宽比例如是约2至5。狭缝104的深度例如是约200nm至220nm，以及狭缝104的宽度例如是约40nm至110nm。在一实施例中，狭缝104的深度例如是约214nm，以及狭缝104的宽度例如是约62nm。
值得一提的是，形成狭缝104的步骤会同时移除掩模层102。也就是说，掩模层102(诸如TEOS层或氮化硅层)与浅沟渠隔离结构101中的氧化硅之间或基底100(诸如硅基底)与浅沟渠隔离结构101中的氧化硅之间具有足够高的蚀刻选择比，因此可同时移除欲形成狭缝104的部分基底100以及掩模层102，且避免破坏浅沟渠隔离结101中的氧化硅。如图1B所示，在形成狭缝104期间，浅沟渠隔离结构101的氧化物顶角A不会被破坏。在一实施例中，掩模层102与硅基底100的蚀刻选择比例如是约介于0.05至0.06之间。此外，高蚀刻选择比使得狭缝104具有平滑侧壁。
于邻近浅沟渠隔离结构101的部分基底100中形成狭缝104后，以现有技术来形成诸如栅氧化层、栅极、源极区与漏极区以及其他已知构件来完成半导体工艺。由于这些构件的材料、构形以及形成方法为所属领域具有通常知识者所周知，故于此不赘述。
在上述实施例中，使用包括Cl2、CF4以及CHF3且具有特定CF4/CHF3比与Cl/F比的蚀刻气体组成于基底中形成至少一个狭缝。然而，本发明不限于此。也就是说，所属领域具有通常知识者可理解所述的蚀刻气体组成以及特定气体比例可用于TEOS(或氮化硅或硅)与氧化硅之间需要高蚀刻选择比的其他半导体工艺。
综上所述，于基底中形成狭缝的工艺会同时移除用以定义狭缝的掩模层。也就是说，在本发明的狭缝蚀刻工艺中，可省略移除掩模层的额外步骤。因此，相较于现有工艺，本发明工艺具有较少工艺步骤与较低的工艺费用。此外，浅沟渠隔离结构的氧化硅不会被本发明所提出的蚀刻配方破坏，因此能提升元件的效能与可靠度。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围应以权利要求所界定的范围为准。

Claims (9)

1.一种在基底中形成狭缝的方法，其特征在于，包括：
于基底上形成掩模层，特征在于所述掩模层不包括碳；以及
透过所述掩模层为掩模，对所述基底进行蚀刻工艺，于所述基底中形成至少一个狭缝，其中所述蚀刻工艺使用的蚀刻气体包括Cl2、CF4以及CHF3，且CF4与CHF3的莫耳比为0.5至0.8，以及F与Cl的莫耳比为0.4至0.8，及
进行所述蚀刻工艺时同时移除所述掩模层。
2.根据权利要求1所述的在基底中形成狭缝的方法，其特征在于所述基底中已形成有多个浅沟渠隔离结构，所述掩模层形成于所述基底上，以至少暴露一部分位于所述些浅沟渠隔离结构之间的所述基底，以及所述掩模层与所述基底的蚀刻选择比介于0.05至0.06之间。
3.根据权利要求1所述的在基底中形成狭缝的方法，其特征在于所述基底包括硅。
4.根据权利要求1所述的在基底中形成狭缝的方法，其特征在于所述掩模层包括四乙氧基硅烷或氮化硅。
5.根据权利要求1所述的在基底中形成狭缝的方法，其特征在于CF4与CHF3的莫耳比为0.6至0.7，以及F与Cl的莫耳比为0.5至0.7。
6.根据权利要求1所述的在基底中形成狭缝的方法，其特征在于所述狭缝的深度与宽度的比为2至5。
7.根据权利要求6所述的在基底中形成狭缝的方法，其特征在于所述狭缝的深度为200nm至220nm，以及所述狭缝的宽度为40nm至110nm。
8.一种用以于基底中形成狭缝的蚀刻气体组成，包括Cl2、CF4以及CHF3，其特征在于，CF4与CHF3的莫耳比为0.5至0.8，以及F与Cl的莫耳比为0.4至0.8。
9.根据权利要求8所述的用以于基底中形成狭缝的蚀刻气体组成，其特征在于CF4与CHF3的莫耳比为0.6至0.7，以及F与Cl的莫耳比为0.5至0.7。
CN201110264034.8A 2011-07-11 2011-09-07 在基底中形成狭缝的方法及刻蚀气体组成 Active CN102881581B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/179,581 2011-07-11
US13/179,581 US8975137B2 (en) 2011-07-11 2011-07-11 Process of forming slit in substrate

Publications (2)

Publication Number Publication Date
CN102881581A true CN102881581A (zh) 2013-01-16
CN102881581B CN102881581B (zh) 2015-09-16

Family

ID=47482865

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110264034.8A Active CN102881581B (zh) 2011-07-11 2011-09-07 在基底中形成狭缝的方法及刻蚀气体组成

Country Status (3)

Country Link
US (1) US8975137B2 (zh)
CN (1) CN102881581B (zh)
TW (1) TWI532096B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5674775A (en) * 1997-02-20 1997-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation trench with a rounded top edge using an etch buffer layer
US20020151149A1 (en) * 2001-02-16 2002-10-17 Applied Materials, Inc. Method of providing a shallow trench in a deep-trench device
US6541164B1 (en) * 1997-10-22 2003-04-01 Applied Materials, Inc. Method for etching an anti-reflective coating
CN1855429A (zh) * 2005-04-14 2006-11-01 印芬龙科技股份有限公司 用于凹陷沟道阵列晶体管的制造方法和对应的凹陷沟道阵列晶体管
US20080090356A1 (en) * 2003-08-20 2008-04-17 Samsung Electronics Co., Ltd. Method of manufacturing integrated circuit device including recessed channel transistor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61232620A (ja) * 1985-04-09 1986-10-16 Matsushita Electronics Corp 半導体基板エツチング方法
JPH07263415A (ja) * 1994-03-18 1995-10-13 Fujitsu Ltd 半導体装置の製造方法
US5753561A (en) * 1996-09-30 1998-05-19 Vlsi Technology, Inc. Method for making shallow trench isolation structure having rounded corners
US6291356B1 (en) * 1997-12-08 2001-09-18 Applied Materials, Inc. Method for etching silicon oxynitride and dielectric antireflection coatings
TW506059B (en) * 2001-09-25 2002-10-11 Promos Techvologies Inc Forming method for shallow trench
US6925007B2 (en) * 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
KR100577565B1 (ko) * 2004-02-23 2006-05-08 삼성전자주식회사 핀 전계효과 트랜지스터의 제조방법
KR100673229B1 (ko) * 2005-07-04 2007-01-22 주식회사 하이닉스반도체 낸드형 플래시 메모리 소자 및 그것의 제조방법
KR100689514B1 (ko) * 2006-01-23 2007-03-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
JP2009088522A (ja) * 2007-09-28 2009-04-23 Hynix Semiconductor Inc 半導体装置のリセスゲート製造方法
US7838366B2 (en) * 2008-04-11 2010-11-23 United Microelectronics Corp. Method for fabricating a metal gate structure
JP2010141107A (ja) * 2008-12-11 2010-06-24 Elpida Memory Inc 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5674775A (en) * 1997-02-20 1997-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation trench with a rounded top edge using an etch buffer layer
US6541164B1 (en) * 1997-10-22 2003-04-01 Applied Materials, Inc. Method for etching an anti-reflective coating
US20020151149A1 (en) * 2001-02-16 2002-10-17 Applied Materials, Inc. Method of providing a shallow trench in a deep-trench device
US20080090356A1 (en) * 2003-08-20 2008-04-17 Samsung Electronics Co., Ltd. Method of manufacturing integrated circuit device including recessed channel transistor
CN1855429A (zh) * 2005-04-14 2006-11-01 印芬龙科技股份有限公司 用于凹陷沟道阵列晶体管的制造方法和对应的凹陷沟道阵列晶体管

Also Published As

Publication number Publication date
US8975137B2 (en) 2015-03-10
TWI532096B (zh) 2016-05-01
CN102881581B (zh) 2015-09-16
US20130017684A1 (en) 2013-01-17
TW201303996A (zh) 2013-01-16

Similar Documents

Publication Publication Date Title
CN103050533B (zh) 用于三维晶体管应用的采用等离子体掺杂和蚀刻的选择性鳍成形工艺
CN103066005A (zh) 形成集成电路的方法
US10490627B2 (en) Semiconductor structure and manufacturing method thereof
US20130175629A1 (en) Device and methods for forming partially self-aligned trenches
CN105280635A (zh) 半导体结构及其制造方法
KR100875662B1 (ko) 반도체 소자의 패턴 형성 방법
US7585727B2 (en) Method for fabricating semiconductor device having bulb-shaped recess gate
US11769672B2 (en) Semiconductor structure and forming method thereof
US10043675B2 (en) Semiconductor device and method for fabricating the same
TW201448049A (zh) 用於嵌入式矽鍺改良之鰭式場效電晶體間隔件蝕刻
TWI579899B (zh) 半導體裝置之製造方法
CN102881581B (zh) 在基底中形成狭缝的方法及刻蚀气体组成
US20150140796A1 (en) Formation of contact/via hole with self-alignment
US20220115234A1 (en) Semiconductor structure and forming method thereof
CN101350307A (zh) 高压晶体管的以及整合低压与高压晶体管的制造方法
CN112151382B (zh) 半导体结构及其形成方法
US8030157B1 (en) Liner protection in deep trench etching
JP2006128613A (ja) 半導体素子の製造方法
CN104425217A (zh) 图形化方法
JP2006269521A (ja) 半導体記憶装置の製造方法
CN108807267B (zh) 半导体装置及其制造方法
KR100802221B1 (ko) 반도체 소자의 형성 방법
CN103681302B (zh) 选择性蚀刻方法
KR100687401B1 (ko) 반도체 소자의 소자 분리막 형성 방법
JP2007042885A (ja) 半導体製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant