CN103066005A - 形成集成电路的方法 - Google Patents

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Abstract

公开了一种形成集成电路的方法。在第一材料层上形成第二材料层。在第二材料层上形成具有多个第一部件的经图案化的掩模层，该多个第一部件具有第一间距P1。通过使用经图案化的掩模层作为掩模蚀刻第二材料层以在第二材料层中形成第一部件。修整经图案化的掩模层。将多种掺杂剂引入到未被经修整的图案化掩模层覆盖的第二材料层内。去除经修整的图案化掩模层以暴露出未掺杂的第二材料层。选择性地去除未掺杂的第二材料层以形成具有第二间距P2的多个第二部件。P2小于P1。

Description

形成集成电路的方法
技术领域
本发明大体上涉及集成电路制造方法，更具体而言，涉及制造具有减小的间距的集成电路的方法。
背景技术
集成电路常用于制造各种各样的电子器件，如存储器芯片。生产方面的一个目的是减小集成电路的尺寸，以便增加个体元件的密度，并因此增强集成电路的功能性。集成电路上的最小间距(相同类型的两个相邻结构(例如，两个相邻的栅极导体)的相同点之间的最小距离)常用作电路密度的代表性度量。部件宽度在本文中有时被称为F，部件之间的间隔的宽度在本文中有时被称为S。
电路密度的增加常受到可用光刻设备的分辨率的限制。给定的光刻设备能够生产的部件和间隔的最小尺寸与其分辨能力有关。如果要尝试在光刻胶中限定小于机器最小部件尺寸的部件，那么置于辐射中的光刻胶区域可能对掩模板图案无响应，导致不能准确地重复生产光刻胶部件。
已做了一些努力来尝试将集成电路器件的间距减小至低于光刻生产的最小间距，但这些方法难以控制且表现出不同的结果。
考虑到现有方法的缺陷，必须提供一种能够将器件中的间距减小至低于光刻工艺可生产的间距的方法。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种形成集成电路的方法，所述方法包括：提供第一材料层；在所述第一材料层上形成第二材料层；在所述第二材料层上形成具有多个第一部件的经图案化的掩模层，所述多个第一部件具有第一间距P1；将所述经图案化的掩模层用作掩模来图案化所述第二材料层，从而在所述第二材料层中形成所述第一部件，并暴露出所述第一材料层的一部分顶面；在图案化所述第二材料层之后，修整所述经图案化的掩模层，以形成经修整的图案化掩模层；将多种掺杂剂引入未被所述经修整的图案化掩模层覆盖的所述第二材料层内，从而形成具有第二间距P2的掺杂区，其中，所述第二间距P2小于所述第一间距P1；去除经修整的图案化掩模层，以暴露出所述第二材料层中的未掺杂区；选择性地去除所述未掺杂区，以形成多个第二部件，所述多个第二部件对应于所述第二材料层中的相应掺杂区。
在上述方法中，其中，所述第二间距P2基本上是所述第一间距P1的一半。
在上述方法中，其中，选择性去除步骤包括用蚀刻剂去除所述未掺杂区，其中所述蚀刻剂对所述未掺杂区的蚀刻去除速率高于对所述掺杂区的蚀刻去除速率。
在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层、或非晶硅层。
在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层、或非晶硅层，其中，选择性去除步骤包括用蚀刻剂去除所述未掺杂区，所述蚀刻剂包括四甲基氢氧化铵(TMAH)、四丁基氢氧化磷、四苯基氢氧化砷、KOH、NaOH、或NH4OH。
在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层、或非晶硅层，其中，所述掺杂剂包括As、P、B、C、N、Si、Ge或BF2。
在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层、或非晶硅层，其中，所述掺杂剂的剂量基本上高于1E15ion/cm2。
在上述方法中，其中，引入所述多种掺杂剂的步骤包括将所述多种掺杂剂基本上垂直地注入到所述第二材料层内。
在上述方法中，进一步包括将所述多个第二部件用作掩模来蚀刻所述第一材料层。
在上述方法中，其中，每个第二部件的侧壁与所述经修整的图案化掩模层的相应侧壁垂直对齐。
根据本发明的另一方面，还提供了一种形成集成电路的方法，所述方法包括：提供第一材料层；在所述第一材料层上形成第二材料层；在所述第二材料层上形成具有多个第一部件的经图案化的掩模层，所述多个第一部件具有第一间距P1，其中，每个第一部件与相邻的第一部件具有第一间隔S1；将所述经图案化的掩模层用作掩模来蚀刻所述第二材料层，以在所述第二材料层中形成所述第一部件，并暴露出所述第一材料层的一部分顶面；将所述经图案化的掩模层中的所述第一间隔S1加宽至间隔ST；在加宽所述第一间隔S1之后，将多种掺杂剂注入到未被所述经图案化的掩模层覆盖的所述第二材料层内；去除所述经图案化的掩模层以暴露出未掺杂的第二材料层；选择性地去除所述未掺杂的第二材料层，以在所述第二材料层中形成具有第二间距P2的多个第二部件，其中，所述第二间距P2基本上是所述第一间距P1的一半。
在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层或非晶硅层。
在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层或非晶硅层，其中，所述蚀刻剂包括四甲基氢氧化铵(TMAH)、四丁基氢氧化磷、四苯基氢氧化砷、KOH、NaOH、或NH4OH。
在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层或非晶硅层，其中，所述掺杂剂的剂量基本上高于1E15ion/cm2。
在上述方法中，其中，选择性去除步骤包括用蚀刻剂去除所述未掺杂的第二材料层，其中所述蚀刻剂对所述未掺杂的第二材料层的蚀刻去除速率高于对所述掺杂的第二材料层的蚀刻去除速率。
在上述方法中，其中，引入所述多种掺杂剂的步骤包括将所述多种掺杂剂基本上垂直地注入到所述第二材料层内。
在上述方法中，进一步包括将所述多个第二部件用作掩模来蚀刻所述第一材料层。
在上述方法中，其中，每个第二部件的侧壁与所述经修整的图案化掩模层的相应侧壁垂直对齐。
根据本发明的又一方面，还提供了一种形成集成电路的方法，所述方法包括：提供第一材料层；在所述第一材料层上形成硅层；在所述硅层上形成具有多个第一部件的经图案化的掩模层，所述多个第一部件具有第一间距P1；将所述经图案化的掩模层用作掩模来图案化所述硅层，从而在所述硅层中形成所述第一部件，并暴露出所述第一材料层的一部分顶面；在图案化所述硅层之后，修整所述经图案化的掩模层，以形成经修整的图案化掩模层；将多种掺杂剂基本上垂直地注入到未被所述经修整的图案化掩模层覆盖的所述硅层内；去除所述经修整的图案化掩模层，以暴露出未掺杂的硅层；用蚀刻剂选择性地去除所述未掺杂的硅层，以在所述硅层中形成多个具有第二间距P2的第二部件，其中，所述第二间距P2小于所述第一间距P1。
在上述方法中，其中，选择性去除步骤包括用蚀刻剂去除所述未掺杂的硅层，其中，所述蚀刻剂对所述未掺杂的硅层的蚀刻去除速率高于对作为掩模的所述掺杂的硅层的蚀刻去除速率。
附图说明
将参考附图描述示例性实施例。应当理解附图仅仅是用于说明的目的，因此没有按比例绘制。
图1是根据本发明的一个或多个实施例形成集成电路结构的方法的流程图。
图2至图7是根据图1的方法示出结构制造期间的各个阶段的剖面图。
具体实施方式
在下面详细讨论示例性实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅是示例性的，而不用于限制本发明的范围。
应当理解当元件如层、区域或衬底被称为在另一元件的“上方”时，其可以直接位于另一元件上或者也可以存在介入元件。相比而言，当元件被称为“直接在另一元件上”或者“直接在另一元件上方”时，不存在介入元件。还应当理解当元件被称为“在另一元件下”或“在另一元件下方”时，其可以直接在另一元件下或者下方，或者可以存在介入元件。相比而言，当元件被称为“直接在另一元件下”或者“直接在另一元件下方”时，不存在介入元件。
如本文所用，如果当实施特定工艺步骤时，特定的经图案化的层是顶层，或者如果当实施特定工艺步骤时，特定的经图案化的层仅是中间层，只要任何重叠层的图案化与特定层相同或者比特定层更窄，则特定的经图案化的层被用作特定工艺步骤的“掩模”。换句话说，如本文所用，如果结构包括两个经图案化的层，那么它们中的每一个单独地，以及它们两个合起来，在本文全都被视为充当特定工艺步骤的“掩模”。具有与特定层相同或者更窄图案的重叠层的存在不会阻止特定层被用作特定工艺步骤的“掩模”。
本文所述的术语“衬底”，是指在其上形成各种层和集成电路元件的半导体衬底。衬底可以包含硅或化合物半导体，如GaAs、InP、Si/Ge、或SiC。层的实例可以包括介电层、掺杂层、金属层、多晶硅层和可以将一个层连接至一个层或多个层的通孔塞。集成电路元件的实例可以包括晶体管、电阻器、和/或电容器。衬底可以是晶圆的一部分，该晶圆包括在衬底表面上制造的多个半导体管芯，其中每个管芯包括一个或多个集成电路。半导体管芯被相邻管芯之间的切割线(未示出)分开。对位于衬底表面上的每一个半导体管芯实施以下工艺步骤。
图1是根据本发明的各个实施例形成集成电路结构的方法100的流程图。方法100开始于操作101，在操作101中，提供第一材料层。在操作102中，在第一材料层上形成第二材料层。在操作103中，在第二材料层上形成经图案化的掩模层。经图案化的掩模层具有多个具有第一间距P1的第一部件。在操作104中，通过将经图案化的掩模层用作掩模图案化第二材料层。在第二材料层中形成第一部件，并暴露出第一材料层的一部分顶面。在操作105中，在图案化第二材料层之后修整经图案化的掩模层。形成经修整的图案化掩模层。在操作106中，将多种掺杂剂引入到未被经修整的图案化掩模层覆盖的第二材料层内。在第二材料层中形成具有第二间距P2的各种掺杂区。第二间距P2小于第一间距P1。在操作107中，去除经修整的图案化掩模层，以暴露出第二材料层中的各种未掺杂区。在操作108中，选择性地去除未掺杂区以在第二材料层中形成多个第二部件。多个第二部件对应于第二材料层中的相应掺杂区。多个第二部件具有第二间距P2。
参考附图，图2至图7描述了示出根据图1中的方法在结构制造期间的各个阶段的剖面图。
参考图2，在衬底201上方依次形成第一材料层203、第二材料层205和经图案化的掩模层207。如将在下面进一步讨论的，图案化层203、205和207，以在衬底201上方形成一个或多个部件。可以理解在材料层中可以图案化任何期望的部件，如线、栅极结构和浅沟槽隔离(STI)等。
第一材料层203可以包括在衬底201上方通过任何合适的工艺如化学汽相沉积(CVD)和物理汽相沉积(PVD)形成的介电层(也被称为介电层203)或金属层(也被称为金属层203)。介电层203可以包含氧化硅；氮氧化硅；氮化硅；高k介电层，包含氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、过渡金属-氧化物、过渡金属-氮化物、过渡金属-硅酸盐、金属铝酸盐、硅酸锆、铝酸锆、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、和/或其组合。金属层203可以包含铝、铜、钛、钽、氮化钽、硅化镍、硅化钴、TaC、TaSiN、金属合金、和/或其组合。
通过任何合适的工艺如化学汽相沉积(CVD)在第一材料层203上方形成第二材料层205。在一个实例中，第二材料层205包含硅层，该硅层包括多晶硅层、单晶硅层或非晶硅层。对于后续蚀刻工艺，第二材料层205可以用作下面的第一材料层203的掩模层。换句话说，在第一材料层203蚀刻工艺期间，第二材料层205具有比第一材料层203更高的蚀刻电阻。形成具有任何合适厚度的第二材料层205。例如，第二材料层205具有处于约300至
Figure BDA00001882052800061
范围内的厚度。
接下来，在第二材料层205上方形成经图案化的掩模层207。在一个实施例中，经图案化的掩模层207包括光刻胶层(也被称为光刻胶层207)。工艺可以包括光刻胶涂布(例如，旋转涂布)、软烘焙、掩模对准、暴露、暴露后烘焙、显影光刻胶、冲洗、干燥(例如，硬烘焙)、和/或其组合。经图案化的掩模层207具有在第二材料层205上方形成的具有第一间距P1的多个第一部件209。第一间距P1是两个相邻第一部件209的相同点之间的最小距离。第一间距P1等于第一部件209的宽度F1加上与相邻第一部件209之间的第一间隔S1。
在另一个实施例中，在光刻胶层207下方形成各个图像增强层以增强第一部件209到下面各层的图案转印。图像增强层可以包括三层，包括底部有机层、中间无机层、和顶部有机层。图像增强层还可以包括抗反射涂层(ARC)材料、聚合物层、由TEOS(四乙基原硅酸盐)衍生的氧化物、氧化硅、或含Si抗反射涂层(ARC)材料，如含42％Si的ARC层。
在又一个实施例中，经图案化的掩模层207包括硬掩模层。硬掩模层包含氧化物材料、氮化硅、氮氧化硅、非晶碳材料、碳化硅、或四乙基原硅酸盐(TEOS)。通过在上面的经图案化的光刻胶层中限定第一部件209形成经图案化的硬掩模层。使用经图案化的光刻胶层作为用于蚀刻下面的硬掩模层的掩模。蚀刻之后，在经图案化的硬掩模层中形成第一部件209，并去除经图案化的光刻胶层。
参考图3，通过使用经图案化的掩模层207作为掩模来图案化第二材料层205。通过蚀刻第二材料层205将经图案化的掩模层207中的第一部件209转移到第二材料层205。在该实施例中，使用多晶硅层作为第二材料层205。采用等离子体工艺在Cl2/HBr/O2周围环境中蚀刻多晶硅层。在多晶硅层蚀刻工艺之后，暴露出第一材料层203的一部分顶面211。在第二材料层205蚀刻工艺期间，第一材料层203具有比第二材料层205更高的蚀刻电阻。在该蚀刻工艺中与第二材料层205相比，消耗更少的第一材料层203。大部分第一材料层203仍保留。
参考图4，修整经图案化的掩模层207以形成经修整的图案化掩模层208。在该实施例中，经图案化的光刻胶层被用作经图案化的掩模层207。采用等离子工艺在HBr/O2周围环境中蚀刻光刻胶层，以形成经修整的图案化掩模层208。经修整的图案化掩模层208具有在第二材料层205的第一部件209上方形成的具有间距PT的多个部件210。将经图案化的掩模层207中的相邻第一部件209之间的第一间隔S1加宽到经修整的图案化掩模层208中的相邻部件210之间的间隔ST。部件210的宽度FT小于第一部件209的宽度F1。
参考图5，将多种掺杂剂213引入到未被经修整的图案化掩模层208覆盖的第二材料层205内，以在第二材料层205中形成掺杂区215。即，经修整的图案化掩模层208中的部件210被用作形成未掺杂区217的掩模。部件210的宽度FT基本上等于相邻掺杂区215之间的间隔S2。每一个掺杂区215的宽度F2基本上等于宽度F1和宽度FT之间的差值除以2。宽度F2和间隔S2(或宽度FT)之和等于掺杂区215的第二间距P2。因为宽度FT小于宽度F1，所以第二间距P2小于第一间距P1。
在一个实例中，第二材料层205是多晶硅层。将多种掺杂剂213基本上垂直地注入到多晶硅层内。掺杂剂可以包括As、P、B、C、N、Si、Ge或BF2。掺杂剂的剂量基本上大于1E15ion/cm2。在后续去除工艺中，离子注入对未掺杂区217和掺杂区215形成了不同的蚀刻去除速率。可以选择性地去除未掺杂区217。有利的是，因为各种掺杂剂213是基本上垂直注入的，准确地将第二部件210从经修整的图案化掩模层208转移到第二材料层205中的未掺杂区217中。未掺杂区217的边缘(也是掺杂区215的边缘)与经修整的图案化掩模层208中的第二部件210的相应侧壁纵向对准。
参考图6，去除经修整的掩模层208以暴露出第二材料层205中的未掺杂区217。在一个实例中，经修整的掩模层208是光刻胶层。可以在氧气氛环境中灰化光刻胶层。
参考图7，选择性地去除未掺杂区217以在第二材料层205中形成多个第二部件。第二部件对应于相应的掺杂区215。在去除工艺中，未掺杂区217具有比掺杂区215更高的蚀刻去除速率。在一个实施例中，第二材料层205是硅层。在蚀刻剂包括四甲基氢氧化铵(TMAH)、四丁基氢氧化磷、四苯基氢氧化砷、KOH、NaOH、或NH4OH中可以选择性地去除未掺杂区217。当蚀刻剂是TMAH时，蚀刻剂溶液处于TMAH在去离子水溶液中占约1至约10重量百分比的范围内，从而在第二材料层205中形成第二部件的成形图像。在另一个实施例中，可以通过干法蚀刻工艺去除未掺杂区217。干法蚀刻工艺对未掺杂区217比对掺杂区215具有更高的蚀刻去除速率。在未掺杂区217去除工艺之后，将掺杂区215的图案转印到第二材料层205中的第二部件。第二部件的宽度、间隔和间距分别基本上等于掺杂区215的宽度F2、间隔S2和间距P2。制造了具有窄间距的第二部件。
在其他实施例中，通过使用第二材料层205中的多个第二部件作为掩模来蚀刻第一材料层203，从而在第一材料层203中制造窄间距图案。
注意到在上面所有的实施例中，假设在图2的起始结构中使用适当的材料，并且衬底201包括与本体支撑材料重叠的适当的亚层，需要的话，则可以重复本文所述的部件窄化工艺。重复的部件窄化工艺可以设想通过在上述第一示例之前或之后增加上述工艺步骤的第二示例而实现。
在上面的实施例中，在第二材料层205中的第一部件209的边缘部通过将多种掺杂剂引入第二材料层205内的工艺形成掺杂区215。如在上面所述的实施例中，这些工艺可以是注入或热扩散工艺，或者在其他实施例中，这些工艺可以是另一种形式的化学反应或相互扩散反应。只要工艺对结构中的其他材料的影响是可忽略的或者另外可适应的，则对未掺杂区217和掺杂区215形成不同的蚀刻去除速率的任何工艺都是可用的。
此外，应当理解修整经图案化的掩模层207的工艺具有减小第二材料层205中的部件的宽度的作用。以下掺杂剂引入工艺用位于第一部件209边缘部的掺杂区215的体积替换第二材料层205的体积。最终的第二部件具有小于第一部件209的起始宽度F1的宽度F2。
在一个实施例中，以具有宽度F1和为宽度F1的三分之一的间隔S1的规律重复图案形成第一部件209，并且该工艺可以用于形成掺杂区215的新的规律重复图案(也是第二部件)。掺杂区215具有相等的宽度F2和间隔S2。宽度F2基本上也是宽度F1的三分之一。间隔S2基本上也是间隔S1。因此，第二间距P2基本上是第一间距P1的一半。这可以通过采用其中FT＝1/3F1＝1/3ST的修整工艺来实现。
在另一个实施例中，以具有宽度F1和为宽度F1一半的间隔S1的规律重复图案形成第一部件209，并且该工艺可以用于形成掺杂区215的新的规律重复图案(也是第二部件)。宽度F2基本上等于宽度F1的四分之一。间隔S2基本上等于间隔S1。因此，第二间距P2基本上是第一间距P1的一半。这可以通过采用其中FT＝1/2F1＝1/2ST的修整工艺来实现。
在其他实施例中，FT可以大于或者小于1/3F1，和/或FT也可以大于或小于1/3ST，和/或可以不以具有相等的宽度和间隔的规则图案形成初始经图案化的掩模层207。诸如这些的变化以及其他变化可以用于生产如在得到的集成结构中所期望的各种不同的亚光刻部件。
本发明的各个实施例可以用于改进制造具有减小间距的集成电路的方法。例如，在间距减小工艺期间，仅需要一种光刻工艺来限定经图案化的掩模层中的起始部件。不存在来源于通过另一种光刻工艺形成的部件的重叠问题。在其他间距减小方法中，经图案化的掩模层可以由两种相似的初始部件组成。每一个部件具有其自己的膜堆叠件。当使用经图案化的掩模层作为掩模对特定层实施蚀刻工艺时，在特定层中得到的部件由于来自初始部件的膜堆叠件的影响而分成两组。得到的部件在完成的产品中具有不同的尺寸。因此，难以控制器件性能和成品率。以在相同堆叠膜中图案转印的方式实施本发明中的工艺。得到的部件具有完全相同的尺寸。很容易控制完成的产品的器件性能和成品率。公开的实施例增加了对生产线分配不同产品的灵活性。
本发明的一个实施例描述了一种形成集成电路的方法。该方法包括：提供第一材料层；在第一材料层上形成第二材料层；在第二材料层上形成经图案化的掩模层，该经图案化的掩模层具有多个第一部件，该多个第一部件具有第一间距P1；将经图案化的掩模层用作掩模来图案化第二材料层，从而在第二材料层中形成第一部件；暴露出第一材料层的一部分顶面；在图案化第二材料层之后，修整经图案化的掩模层以形成经修整的图案化掩模层；将多种掺杂剂引入未被经修整的图案化掩模层覆盖的第二材料层内，从而形成具有第二间距P2的掺杂区，该第二间距P2小于第一间距P1；去除经修整的图案化掩模层，以暴露出第二材料层中的未掺杂区；选择性地去除未掺杂区，以形成多个第二部件，该多个第二部件对应于第二材料层中的相应掺杂区。
本发明的另一个实施例描述了一种形成集成电路的方法。该方法包括：提供第一材料层；在第一材料层上形成第二材料层；在第二材料层上形成经图案化的掩模层，该经图案化的掩模层具有多个第一部件，该多个第一部件具有第一间距P1，每个第一部件与相邻的第一部件具有第一间隔S1；通过使用经图案化的掩模层作为掩模蚀刻第二材料层以在第二材料层中形成第一部件；暴露出第一材料层的一部分顶面；将经图案化的掩模层中的第一间隔S1加宽至间隔ST；在加宽第一间隔S1之后，将多种掺杂剂注入到未被经图案化的掩模层覆盖的第二材料层内；去除经图案化的掩模层以暴露出未掺杂的第二材料层；选择性地去除未掺杂的第二材料层以在第二材料层中形成具有第二间距P2的多个第二部件，其中，第二间距P2基本上是第一间距P1的一半。
本发明的又一个实施例描述了一种形成集成电路的方法，该方法包括：提供第一材料层；在第一材料层上形成硅层；在硅层上形成图案化的掩模层，该经图案化的掩模层具有多个第一部件，该多个第一部件具有第一间距P1；通过使用经图案化的掩模层作为掩模来图案化硅层，从而在硅层中形成第一部件；暴露出第一材料层的一部分顶面；在图案化硅层之后，修整经图案化的掩模层以形成经修整的图案化掩模层；将多种掺杂剂基本上垂直地注入到未被经修整的图案化掩模层覆盖的硅层内；去除经修整的图案化掩模层，以暴露出未掺杂的硅层；用蚀刻剂选择性地去除未掺杂的硅层，以在硅层中形成具有第二间距P2的多个第二部件，其中，第二间距P2小于第一间距P1。
尽管已经详细地描述了实施例及其优势，但应该理解，可以在不背离所附权利要求限定的实施例的精神和范围的情况下，在其中进行各种改变、替换和更改。而且，本申请的范围预期并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。因此，所附权利要求预期在其范围内包括执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的这样的工艺、机器、制造、材料组分、装置、方法或步骤。

Claims (10)

1.形成集成电路的方法，所述方法包括：
提供第一材料层；
在所述第一材料层上形成第二材料层；
在所述第二材料层上形成具有多个第一部件的经图案化的掩模层，所述多个第一部件具有第一间距P1；
将所述经图案化的掩模层用作掩模来图案化所述第二材料层，从而在所述第二材料层中形成所述第一部件，并暴露出所述第一材料层的一部分顶面；
在图案化所述第二材料层之后，修整所述经图案化的掩模层，以形成经修整的图案化掩模层；
将多种掺杂剂引入未被所述经修整的图案化掩模层覆盖的所述第二材料层内，从而形成具有第二间距P2的掺杂区，其中，所述第二间距P2小于所述第一间距P1；
去除经修整的图案化掩模层，以暴露出所述第二材料层中的未掺杂区；
选择性地去除所述未掺杂区，以形成多个第二部件，所述多个第二部件对应于所述第二材料层中的相应掺杂区。
2.根据权利要求1所述的方法，其中，所述第二间距P2基本上是所述第一间距P1的一半。
3.根据权利要求1所述的方法，其中，选择性去除步骤包括用蚀刻剂去除所述未掺杂区，其中所述蚀刻剂对所述未掺杂区的蚀刻去除速率高于对所述掺杂区的蚀刻去除速率。
4.根据权利要求1所述的方法，其中，引入所述多种掺杂剂的步骤包括将所述多种掺杂剂基本上垂直地注入到所述第二材料层内。
5.一种形成集成电路的方法，所述方法包括：
提供第一材料层；
在所述第一材料层上形成第二材料层；
在所述第二材料层上形成具有多个第一部件的经图案化的掩模层，所述多个第一部件具有第一间距P1，其中，每个第一部件与相邻的第一部件具有第一间隔S1；
将所述经图案化的掩模层用作掩模来蚀刻所述第二材料层，以在所述第二材料层中形成所述第一部件，并暴露出所述第一材料层的一部分顶面；
将所述经图案化的掩模层中的所述第一间隔S1加宽至间隔ST；
在加宽所述第一间隔S1之后，将多种掺杂剂注入到未被所述经图案化的掩模层覆盖的所述第二材料层内；
去除所述经图案化的掩模层以暴露出未掺杂的第二材料层；
选择性地去除所述未掺杂的第二材料层，以在所述第二材料层中形成具有第二间距P2的多个第二部件，其中，所述第二间距P2基本上是所述第一间距P1的一半。
6.根据权利要求5所述的方法，其中，所述第二材料层包括多晶硅层、单晶硅层或非晶硅层。
7.根据权利要求5所述的方法，其中，选择性去除步骤包括用蚀刻剂去除所述未掺杂的第二材料层，其中所述蚀刻剂对所述未掺杂的第二材料层的蚀刻去除速率高于对所述掺杂的第二材料层的蚀刻去除速率。
8.根据权利要求5所述的方法，其中，引入所述多种掺杂剂的步骤包括将所述多种掺杂剂基本上垂直地注入到所述第二材料层内。
9.一种形成集成电路的方法，所述方法包括：
提供第一材料层；
在所述第一材料层上形成硅层；
在所述硅层上形成具有多个第一部件的经图案化的掩模层，所述多个第一部件具有第一间距P1；
将所述经图案化的掩模层用作掩模来图案化所述硅层，从而在所述硅层中形成所述第一部件，并暴露出所述第一材料层的一部分顶面；
在图案化所述硅层之后，修整所述经图案化的掩模层，以形成经修整的图案化掩模层；
将多种掺杂剂基本上垂直地注入到未被所述经修整的图案化掩模层覆盖的所述硅层内；
去除所述经修整的图案化掩模层，以暴露出未掺杂的硅层；
用蚀刻剂选择性地去除所述未掺杂的硅层，以在所述硅层中形成多个具有第二间距P2的第二部件，其中，所述第二间距P2小于所述第一间距P1。
10.根据权利要求9所述的方法，其中，选择性去除步骤包括用蚀刻剂去除所述未掺杂的硅层，其中，所述蚀刻剂对所述未掺杂的硅层的蚀刻去除速率高于对作为掩模的所述掺杂的硅层的蚀刻去除速率。
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