KR100887064B1 - 오버레이 버니어 및 그의 형성 방법 - Google Patents
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Abstract
본 발명은 오버레이 버니어(Overlay Vernier) 및 그의 형성 방법에 관한 것으로, 리세스 게이트 형성 공정 및 핀 게이트 형성 공정에서 사용되는 오버레이 버니어를 각각 다른 레티클로 구현해야 하는 문제점을 해결하기 위하여, 오버레이 버니어 형성 영역에 슬릿 형태의 활성영역 및 소자분리막으로 형성된 직사각형 영역을 형성하고 상기 직사각형 영역 내에 오버레이 분할 패턴을 형성한 후 이들을 크로스 폴 형태로 배열시킴으로써, 리세스 게이트 형성 공정에서나 핀 형 게이트 어느 공정에서도 동일한 형태의 오버레이 버니어를 형성 할 수 있도록 하는 발명에 관한 것이다.
Description
도 1a 및 도 1b는 종래 기술에 따른 오버레이 버니어 형성 방법을 도시한 단면도들.
도 2a 내지 도 2c는 종래 기술에 따른 오버레이 버니어 형성 방법을 도시한 단면도들.
도 3은 본 발명에 따른 오버레이 버니어 형성 방법을 도시한 평면도.
도 4는 본 발명의 제 1 실시예에 따른 오버레이 버니어 및 그의 형성 방법을 도시한 평면도.
도 5는 본 발명의 제 2 실시예에 따른 오버레이 버니어 및 그의 형성 방법을 도시한 평면도.
본 발명은 오버레이 버니어(Overlay Vernier) 및 그의 형성 방법에 관한 것으로, 리세스 게이트 형성 공정 및 핀 게이트 형성 공정에서 사용되는 오버레이 버니어를 각각 다른 레티클로 구현해야 하는 문제점을 해결하기 위하여, 오버레이 버 니어 형성 영역에 슬릿 형태의 활성영역 및 소자분리막으로 형성된 직사각형 영역을 형성하고 상기 직사각형 영역 내에 오버레이 분할 패턴을 형성한 후 이들을 크로스 폴 형태로 배열시킴으로써, 리세스 게이트 형성 공정에서나 핀 형 게이트 어느 공정에서도 동일한 형태의 오버레이 버니어를 형성할 수 있도록 하는 발명에 관한 것이다.
도 1a 및 도 1b는 종래 기술에 따른 오버레이 버니어 형성 방법을 도시한 단면도들로, 각 도의 (i)은 셀 영역의 리세스 게이트 형성 공정을 도시한 것이고, (ii) 및 (iii)은 오버레이 버니어 형성 공정을 도시한 것이다.
도 1a를 참조하면, 활성영역(20) 및 소자분리막(30)이 구비된 반도체 기판(10) 상부에 리세스 영역 및 오버레이 버니어 영역을 정의하는 감광막 패턴(40)을 형성한다.
도 1b를 참조하면, 감광막 패턴(40)을 마스크로 활성영역(20)을 소정 깊이 식각하여 리세스 영역(50) 및 오버레이 버니어(60)를 동시에 형성한다. 다음에는, 감광막 패턴(40)을 제거한다. 이때, 리세스 영역(50)을 형성하는 공정은 활성영역(20) 만 선택적으로 식각하기 때문에 오버레이 버니어가 활성영역(20)에 형성되는 것과 소자분리막(30)에 형성되는 것이 상이하게 형성되는 문제가 있다.
도 2a 내지 도 2c는 종래 기술에 따른 오버레이 버니어 형성 방법을 도시한 단면도들로, 각 도의 (i)은 셀 영역의 핀 형 게이트 형성 공정을 도시한 것이고, (ii) 및 (iii)은 오버레이 버니어 형성 공정을 도시한 것이다.
도 2a를 참조하면, 활성영역(20) 및 소자분리막(30)을 구비하는 반도체 기 판(10)의 활성영역(20) 상부에 패드 질화막층(35)을 형성한다. 다음에는, 반도체 기판(10) 전면에 핀 형 게이트 영역 및 오버레이 버니어 영역을 정의하는 감광막 패턴(45)을 형성한다.
도 2b를 참조하면, 감광막 패턴(45)을 마스크로 반도체 기판(10)의 소자분리막(30)을 선택적으로 식각한다.
도 2c를 참조하면, 질화막층(35)을 제거하고 오버레이 버니어(70)를 완성한다. 이때, 핀 형 게이트 영역(55)을 형성하기 위하여 소자분리막(30)만 선택적으로 식각하기 때문에 오버레이 버니어(70)가 활성영역(20)에는 형성되지 않고, 소자분리막(30)에만 형성되는 문제가 발생한다.
이상에서 설명한 바와 같이, 종래 기술에 따른 오버레이 버니어 형성 방법에서, 리세스 게이트 형성 공정 시에는 활성영역을 식각하여 패턴을 형성하므로, 오버레이 버니어가 활성영역에만 형성되고, 핀 형 게이트 형성 공정 시에는 활성영역은 손상시키지 않으면서 소자분리막을 식각하여 형성하므로, 오버레이 버니어도 상기 소자분리막에만 형성된다. 따라서 하나의 레티클로 구현된 오버레이 버니어는 리세스 게이트 형성 공정 및 핀 게이트 형성 공정에 동시에 적용할 수 없는 문제가 있으므로, 상이한 셀 패턴에는 각각의 다른 레티클을 사용하여야하는 불편함이 있다.
상기한 종래기술의 문제점을 해결하기 위하여, 본 발명은 슬릿 형태의 활성영역 및 소자분리막으로 형성된 직사각형 영역을 형성하고 상기 직사각형 영역 내 에 오버레이 분할 패턴을 형성한 후 이들을 크로스 폴 형태로 배열시킴으로써, 오버레이 버니어 형성을 위하여 서로 다른 레티클을 이용하여야 하는 문제를 해결할 수 있고, 오버레이 버니어 형성 공정을 효율적으로 수행할 수 있는 오버레이 버니어 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 오버레이 버니어는
반도체 기판의 오버레이 버니어 영역에 형성되는 슬릿 형태의 활성영역 및 소자분리막이 라인/스페이스 형태로 배열되어 정의되는 제 1 직사각형 영역 및
상기 제 1 직사각형 영역의 외각으로부터 내측으로 이격되어 정의되는 제 2 직사각형 영역에 포함되는 활성영역이 식각되어 형성되는 오버레이 버니어 분할 패턴을 포함하되, 상기 제 1 직사각형 영역을 긴 변이 서로 마주 보는 형태인 크로스 폴(Cross-pole) 형태로 배열되어 구비되는 것을 특징으로 한다.
이때, 상기 오버레이 버니어는 리세스 게이트 형성 공정에서 구비된 것을 특징으로 한다.
아울러, 본 발명의 제 2 실시예에 따른 오버레이 버니어는
반도체 기판의 오버레이 버니어 영역에 형성되는 슬릿 형태의 활성영역 및 소자분리막이 라인/스페이스 형태로 배열되어 정의되는 제 1 직사각형 영역과,
상기 제 1 직사각형 영역의 외각으로부터 내측으로 이격되어 정의되는 제 2 직사각형 영역에 포함되는 소자분리막이 식각되어 형성되는 오버레이 버니어 분할 패턴 및
상기 제 1 직사각형 영역 4개가 긴 변이 서로 마주 보는 형태인 크로스 폴(Cross-pole) 형태로 배열되어 구비되는 것을 특징으로 한다.
이때, 상기 오버레이 버니어는 핀(Fin)형 게이트 형성 공정에서 구비된 것을 특징으로 한다.
다음으로, 본 발명에 따른 오버레이 버니어 형성 방법은
반도체 기판에 4개의 제 1 직사각형 영역을 정의하되, 상기 각 제 1 직사각형 영역의 긴 변이 서로 마주보는 크로스 폴(Cross-pole) 형태로 배열시키는 단계와,
상기 각 제 1 직사각형 영역 내에 직사각형의 길이 방향과 수직을 이루는 슬릿 형태의 활성영역 및 소자분리막을 라인/스페이스 형태로 형성하는 단계 및
상기 각 제 1 직사각형 영역 내에 제 1 직사각형 영역의 외각으로부터 내측으로 이격되어 정의되는 제 2 직사각형 영역에 오버레이 버니어 분할 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 슬릿 형태의 활성영역 선폭은 0.1 ~ 10㎛ 의 크기로 형성하고, 상기 슬릿 형태의 소자분리막 선폭은 0.1 ~ 10㎛ 의 크기로 형성한다.
아울러, 본 발명의 제 1 실시예에 따른 오버레이 버니어 형성 방법으로 상기 오버레이 버니어 분할 패턴은 셀 영역에 리세스 게이트가 형성될 경우 상기 슬릿 형태의 활성영역이 식각되어 형성되는 것을 특징으로 하고,
본 발명의 제 2 실시예에 따른 오버레이 버니어 형성 방법으로 상기 오버레 이 버니어 분할 패턴은 셀 영역에 핀 형 게이트가 형성될 경우 상기 슬릿 형태의 소자분리막이 식각되어 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 오버레이 버니어 및 그의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 오버레이 버니어 형성 방법을 도시한 평면도이다.
도 3을 참조하면, 반도체 기판(100)에 4개의 제 1 직사각형 영역(110)을 정의한다. 다음으로, 각 제 1 직사각형 영역(110)의 긴 변이 서로 마주보는 크로스 폴(Cross-pole) 형태로 배열시킨다. 그 다음으로, 각 제 1 직사각형 영역(110) 내에 직사각형의 길이 방향과 수직을 이루는 슬릿 형태의 활성영역(120) 및 소자분리막(130)을 라인/스페이스 형태로 형성한다. 이때, 소자분리막(130) 형성 공정은 STI(Shallow Trench Isolation) 공정을 이용하여 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하며, 반도체 소자의 셀 영역에 형성되는 소자분리막 형성 공정과 동시에 진행한다.
그 다음에는, 각 제 1 직사각형 영역(110) 내에 제 1 직사각형 영역(110)의 외각으로부터 내측으로 소정 거리 이격되어 정의되는 제 2 직사각형 영역(150)에 오버레이 버니어를 형성한다. 이때, 슬릿 형태의 활성영역(120) 선폭은 0.1 ~ 10㎛ 의 크기로 형성하고, 소자분리막(130) 선폭은 0.1 ~ 10㎛ 의 크기로 형성하는 것이 바람직하다.
도 4는 본 발명의 제 1 실시예에 따른 오버레이 버니어 및 그의 형성 방법을 도시한 평면도이다.
도 4를 참조하면, 반도체 기판(100)의 오버레이 버니어 영역에 형성되는 슬릿 형태의 활성영역(120) 및 소자분리막(130)이 라인/스페이스 형태로 배열되어 정의되는 제 1 직사각형 영역(110)이 구비된다. 다음에는, 제 1 직사각형 영역(110)의 외각으로부터 내측으로 소정 거리 이격되어 정의되는 도 3에서의 제 2 직사각형 영역(150)에 포함되는 활성영역(120)을 식각하여 오버레이 버니어 분할 패턴(160)을 형성한다. 그 다음에는, 오버레이 버니어 분할 패턴(160)을 포함하는 제 1 직사각형 영역(110) 4개를 크로스 폴(Cross-pole) 형태로 배열시켜 오버레이 버니어를 완성한다.
여기서, 오버레이 버니어 형성 공정은 반도체 소자의 형성 공정 중에서 셀 영역 리세스 게이트 형성 공정과 동시에 수행된다. 셀 영역의 활성영역 및 소자분리막 형성 공정을 이용하여 오버레이 버니어 영역의 활성영역(120) 및 소자분리막(130)을 형성한다. 다음에는, 셀 영역에 리세스 영역을 형성하기 위한 식각 공정을 이용하여 도 3에서의 제 2 직사각형 영역(150) 내에 포함되는 활성영역(120)을 식각한다. 이와 같이 형성된 오버레이 버니어 분할 패턴(160)은 크로스 폴 형태로 배열되어 박스 인 박스 형태의 오버레이 버니어에 있어서 모 버니어로 작용하게 된다.
도 5는 본 발명의 제 2 실시예에 따른 오버레이 버니어 및 그의 형성 방법을 도시한 평면도이다.
도 5를 참조하면, 제 1 직사각형 영역(110)의 외각으로부터 내측으로 소정 거리 이격되어 정의되는 도 3에서의 제 2 직사각형 영역(150)에 포함되는 소자분리 막(130)을 식각하여 오버레이 버니어 분할 패턴(170)을 형성한다. 여기서, 오버레이 버니어 분할 패턴(170)은 셀 영역의 핀 형 게이트를 형성하기 위하여 셀 영역의 소자분리막을 식각하는 공정과 동시에 수행하는 것이 바람직하다.
상술한 바와 같이, 본 발명에 따른 오버레이 버니어 및 그의 형성 방법은 슬릿 형태의 활성영역 및 소자분리막으로 형성된 직사각형 영역을 형성하고 상기 직사각형 영역 내에 오버레이 분할 패턴을 형성한 후 이들을 크로스 폴 형태로 배열시킴으로써, 박스 인 박스 형태의 오버레이 버니어를 형성한다. 여기서, 오버레이 분할 패턴은 리세스 게이트 형성 공정에서는 활성영역이 식각되어 형성되고, 핀 형 게이트 형성 공정에서는 소자분리막이 식각되어 형성되는데 이들은 모두 동일한 형태를 갖고 어느 경우에서나 오버레이 버니어로서의 기능을 충실하게 수행할 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 오버레이 버니어 및 그의 형성 방법은 슬릿 형태의 활성영역 및 소자분리막으로 형성된 직사각형 영역을 형성하고 상기 직사각형 영역 내에 오버레이 분할 패턴을 형성한 후 이들을 크로스 폴 형태로 배열시킴으로써, 리세스 게이트 형성 공정에서나 핀 형 게이트 어느 공정에서도 동일한 형태의 오버레이 버니어를 형성 할 수 있도록 한다. 따라서 오버레이 버니어 형성을 위하여 서로 다른 레티클을 이용하여야 하는 문제를 해결할 수 있고, 오버레이 버니어 형성 공정을 효율적으로 수행할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (9)
- 반도체 기판의 오버레이 버니어 영역에 형성되는 슬릿 형태의 활성영역 및 소자분리막이 라인/스페이스 형태로 배열되어 정의되는 제 1 직사각형 영역; 및상기 제 1 직사각형 영역의 외각으로부터 내측으로 이격되어 정의되는 제 2 직사각형 영역에 포함되는 활성영역이 식각되어 형성되는 오버레이 버니어 분할 패턴을 포함하되, 상기 제 1 직사각형 영역을 긴 변이 서로 마주 보는 형태인 크로스 폴(Cross-pole) 형태로 배열되어 구비되는 것을 특징으로 하는 오버레이 버니어.
- 제 1 항에 있어서,상기 오버레이 버니어는 리세스 게이트 형성 공정에서 구비된 것을 특징으로 하는 오버레이 버니어.
- 반도체 기판의 오버레이 버니어 영역에 형성되는 슬릿 형태의 활성영역 및 소자분리막이 라인/스페이스 형태로 배열되어 정의되는 제 1 직사각형 영역;상기 제 1 직사각형 영역의 외각으로부터 내측으로 이격되어 정의되는 제 2 직사각형 영역에 포함되는 소자분리막이 식각되어 형성되는 오버레이 버니어 분할 패턴; 및상기 제 1 직사각형 영역 4개가 긴 변이 서로 마주 보는 형태인 크로스 폴(Cross-pole) 형태로 배열되어 구비되는 것을 특징으로 하는 오버레이 버니어.
- 제 3 항에 있어서,상기 오버레이 버니어는 핀(Fin)형 게이트 형성 공정에서 구비된 것을 특징으로 하는 오버레이 버니어.
- 반도체 기판에 4개의 제 1 직사각형 영역을 정의하되, 상기 각 제 1 직사각형 영역의 긴 변이 서로 마주보는 크로스 폴(Cross-pole) 형태로 배열시키는 단계;상기 각 제 1 직사각형 영역 내에 직사각형의 길이 방향과 수직을 이루는 슬릿 형태의 활성영역 및 소자분리막을 라인/스페이스 형태로 형성하는 단계; 및상기 각 제 1 직사각형 영역 내에 제 1 직사각형 영역의 외각으로부터 내측으로 이격되어 정의되는 제 2 직사각형 영역에 오버레이 버니어 분할 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 오버레이 버니어 형성 방법.
- 제 5 항에 있어서,상기 슬릿 형태의 활성영역 선폭은 0.1 ~ 10㎛ 의 크기로 형성하는 것을 특징으로 하는 오버레이 버니어 형성 방법.
- 제 5 항에 있어서,상기 슬릿 형태의 소자분리막 선폭은 0.1 ~ 10㎛ 의 크기로 형성하는 것을 특징으로 하는 오버레이 버니어 형성 방법.
- 제 5 항에 있어서,상기 오버레이 버니어 분할 패턴은 셀 영역에 리세스 게이트가 형성될 경우 상기 슬릿 형태의 활성영역이 식각되어 형성되는 것을 특징으로 하는 오버레이 버니어 형성 방법.
- 제 5 항에 있어서,상기 오버레이 버니어 분할 패턴은 셀 영역에 핀 형 게이트가 형성될 경우 상기 슬릿 형태의 소자분리막이 식각되어 형성되는 것을 특징으로 하는 오버레이 버니어 형성 방법.
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| GRNT | Written decision to grant | ||
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