KR101068327B1 - 노광마스크 및 이를 이용한 반도체소자의 형성방법 - Google Patents

노광마스크 및 이를 이용한 반도체소자의 형성방법 Download PDF

Info

Publication number
KR101068327B1
KR101068327B1 KR1020080130105A KR20080130105A KR101068327B1 KR 101068327 B1 KR101068327 B1 KR 101068327B1 KR 1020080130105 A KR1020080130105 A KR 1020080130105A KR 20080130105 A KR20080130105 A KR 20080130105A KR 101068327 B1 KR101068327 B1 KR 101068327B1
Authority
KR
South Korea
Prior art keywords
pattern
line
cell array
line pattern
same
Prior art date
Application number
KR1020080130105A
Other languages
English (en)
Other versions
KR20100071402A (ko
Inventor
송주경
윤형순
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080130105A priority Critical patent/KR101068327B1/ko
Priority to US12/495,537 priority patent/US8080349B2/en
Priority to TW098123879A priority patent/TWI480680B/zh
Priority to CN2009101576205A priority patent/CN101750879B/zh
Publication of KR20100071402A publication Critical patent/KR20100071402A/ko
Application granted granted Critical
Publication of KR101068327B1 publication Critical patent/KR101068327B1/ko
Priority to US13/296,999 priority patent/US8273522B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 발명은 노광마스크 및 이를 이용한 반도체소자 형성방법에 관한 것으로,
라인형태의 차광패턴들을 갖는 셀 어레이와, 상기 셀 어레이와 동일한 방향의 보조패턴 ( assist feature, AF ) 들을 포함하는 노광마스크를 이용하여 반도체소자를 형성하여 고집적화를 가능하게 하는 기술이다.

Description

노광마스크 및 이를 이용한 반도체소자의 형성방법{EXPOSURE MASK AND METHOD FOR FORMING SEMICONDUCTOR DEVICE BY USING THE SAME}
도 1 및 도 2 는 종래기술에 따른 노광마스크를 이용한 반도체소자의 형성방법을 도시한 평면 사진 및 평면도.
도 3 및 도 5 은 본 발명의 실시예에 따른 노광마스크 및 이를 이용한 반도체소자의 형성방법을 도시한 평면 사진 및 평면도.
본 발명은 노광마스크 및 이를 이용한 반도체소자의 형성방법에 관한 것으로, 반도체소자의 고집적화에 사용되는 노광마스크와 이를 이용하여 반도체소자를 형성하는 방법에 관한 것이다.
반도체 소자 제조 기술이 발달함에 따라 단위 소자, 예컨대, 트랜지스터(transistor)의 크기는 작아지고 반도체 소자의 집적도는 급격히 증가하여 왔다. 고집적의 메모리(memory) 반도체 소자를 개발하기 위해서는 칩 크기(chip size)의 감소는 매우 중요하게 인식되고 있다.
특히, DRAM (DRAM: Dynamic Random Access Memory) 소자의 경우 고집적화가 진행됨에 따라 칩 크기를 줄이려는 노력이 많이 수행되고 있다. 이러한 노력의 일례는 셀 구조의 변화, 구체적으로, 활성 영역(active region)들의 평면적인 배열 또는 레이아웃(layout)을 변화시키는 경우를 고려할 수 있다.
현재 일반화된 활성 영역들의 레이아웃 형태는 8F2 구조인 데, 이러한 구조에서 활성 영역들의 배열을 변화시켜, 8F2 셀 구조에서의 최소 선폭 F가 동일하게 적용되더라도 단위 셀 크기를 보다 더 감소시키려는 시도가 이루어지고 있다.
폴디드(folded) 비트 라인 셀 구조의 DRAM 셀의 8F2 는 두 개의 워드라인 중에서 어느 한 워드라인 선택에 의해 하나의 비트 라인이 하나의 센스 앰프(SA)를 통해 셀 트랜지스터의 데이터를 읽어낸다.
그런데, DRAM 셀의 8F2 레이아웃은 활성 영역간의 간격이 3F이므로 오버레이 마진 확보가 용이하다는 장점이 있으나, 셀 면적이 증가하는 문제점이 있었다.
DRAM 셀의 8F2 레이아웃보다 셀 면적을 감소시키기 위한 오픈(open) 비트 라인 셀 배열 구조인 6F2 레이아웃은 한 개의 워드라인 선택에 대해 인접해 있는 두 개의 비트 라인에 동시에 정보가 나타나게 되어, 인접해 있는 두 개의 비트라인을 서로 다른 블록의 센스 앰프에 의해 감지하여 읽어낸다.
DRAM 셀의 구조를 8F2 구조에서 6F2로 전환할 경우 셀 크기가 감소함에 따라 칩의 크기가 줄어들어 생산성이 증가하게 되지만, 디자인 룰이 점점 감소하여 6F2 셀 등과 같은 반도체 소자의 활성 영역(active region) 사이가 매우 가깝게 된다.
따라서, 종래기술에 따른 노광마스크 및 이를 이용한 반도체소자의 형성방법은, 감소된 디자인룰에 따라 소자를 형성하기 위하여
셀 에지 부분에 보조패턴 ( Cell Edge AF ( Assist )) 을 형성하고, 블럭 에지 ( Block Edge ) 에 광학보정 ( OPC ) 해야 하는 필요성이 대두되게 되었다.
도 1 및 도 2 는 종래기술에 따른 노광마스크를 이용한 반도체소자의 형성방법을 도시한 평면 사진 및 평면도로서, 6F2 의 셀 구조를 도시한 것이다.
도 1 은 종래기술에 따라 OPC 패턴과 보조 패턴이 설계된 노광마스크를 이용하여 반도체기판 상부에 형성한 감광막패턴을 도시한 평면 사진으로서, 사각형 구조를 갖는 셀의 네 모서리 부분을 도시한 것이다.
여기서, 노광마스크는 셀 에지 내측, 즉 셀영역에 활성영역으로 정의된 영역에 활성영역의 장축방향으로 연결되는 라인형태로 차광패턴을 형성하며, 셀 에지 외측, 즉 셀영역의 외측에 상하 방향의 라인형태로 보조패턴을 형성한 것이다. 이때, 보조패턴은 반도체기판 상에는 전사되지 않도록 노광마스크상에만 형성된 것이다.
그리고, 차광패턴은 석영기판 상에서 셀 에지 내측에 형성한 것이다. 차광패턴은 각각의 위치에 따라 개별적인 OPC 를 진행하여 리소그래피 공정으로 반도체기판 상에 경사진 라인 형태로 패터닝하여 후속 식각공정으로 경사진 활성영역을 형성할 수 있도록 한다.
보조패턴(15)은 라인 및 스페이스 형태로 다수의 라인 패턴이 상하 방향으로 배열된 것으로, 라인 〈 스페이스 의 CD 크기를 갖도록 형성된 것이다.
그리고, 차광패턴과 차광패턴 간의 간격이 일정하지 못하고, 차광패턴과 보조패턴의 간격이 일정하지 못하게 형성된다.
이러한 내용은 노광마스크의 차광패턴이 OPC 된 형태가 각각 다르게 형성되기 때문이다. 다수의 직사각형 패턴 크기가 균일하게 형성되지 않기 때문이다.
도 1 을 참조하면, 반도체기판 상부에 하드마스크층을 형성하고 그 상부에 감광막을 도포하고, 종래기술에 따른 노광마스크를 이용한 노광 및 현상 공정으로 감광막패턴을 형성한다. 여기서, 감광막패턴은 노광마스크의 차광패턴과 같이 경사진 형태로 형성된 것이다.
이때, 셀 에지 내측에 인접된 부분에 띠 형태로 스컴이 형성된다. 여기서, 스컴은 셀 에지의 끝단 경계부를 따라 사각형의 띠 형태로 형성된다.
후속 공정으로, 감광막패턴을 마스크로 하여 그 하측의 하드마스크층을 식각한다.
이때, 스컴은 마스크 역할을 하게 되어 예정된 하드마스크층을 패터닝할 수 없게 되고, 더 나아가서는 후속 공정으로 형성되는 활성영역이 활성영역으로서의 역할을 할 수 없게 된다.
그 다음, 추가적인 리소그래피 공정을 이용하여 하드마스크층을 패터닝하여 활성영역 상부에만 하드마스크층을 남긴다.
그리고, 하드마스크층을 마스크로 하여 반도체기판을 식각하여 소자분리용 트렌치를 형성하고 이를 매립하는 소자분리막을 형성한다.
도 2 은 도 1 의 사진을 단순화하여 도시한 평면도이다.
상기한 바와 같이 종래기술에 따른 노광마스크 및 이를 이용한 반도체소자의 형성방법은, OPC 공정을 이용하여도 셀 에지 부분의 패터닝 ( Patterning ) 이 어 렵게 되고, 스컴 ( Scum ) 이 존재하게 되어 후속 공정인 식각공정시 예정된 패턴 CD 를 형성하기 어렵게 되며, 후속 식각공정시 조건 및 스컴 강도에 따라 그 결과가 다르게 나타나 추후 수정이 어렵게 되는 현상이 유발된다.
본 발명은 셀 영역의 패턴, 즉 셀 어레이와 보조패턴이 평행하고, 피치가 일정하게 형성된 노광마스크를 제공하고 이를 이용하여 반도체소자의 형성방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 노광마스크는
라인형태의 차광패턴들을 갖는 셀 어레이와;
상기 셀 어레이와 동일한 방향의 보조패턴 ( assist feature, AF ) 들을 포함하는 것과,
상기 차광패턴은 일정한 피치를 갖는 라인패턴과 스페이스패턴을 포함하는 것과,
상기 라인형태의 차광패턴들은 각각 동일한 CD 를 갖는 것과,
상기 차광패턴들은 셀 에지 내측에 형성된 것과,
상기 보조패턴들은 셀 에지 외측에 형성된 것과,
상기 보조패턴들이 형성되는 상기 셀 에지 외측은 상기 차광패턴으로부터 외측으로 0.5 - 50 ㎛ 거리(폭)만큼의 크기로 형성하는 것과,
상기 보조패턴들이 형성되는 상기 셀 에지 외측은 상기 차광패턴으로부터 외 측으로 1 - 10 ㎛ 폭 만큼의 크기로 형성하는 것과,
상기 보조패턴들은 라인패턴과 스페이스패턴으로 형성된 것과,
상기 보조패턴들은 일정한 피치를 갖는 라인패턴과 스페이스패턴을 포함하는 것과, 상기 라인패턴과 스페이스패턴은 각각 동일한 CD 를 갖는 것과, 상기 라인패턴은 제1 라인패턴, 스페이스패턴 및 제2 라인패턴으로 형성된 것과, 상기 라인패턴은 상기 셀 어레이의 차광패턴보다 작은 CD 로 형성된 하나의 라인패턴인 것과,
상기 셀 어레이의 라인패턴 및 스페이스패턴은 상기 보조패턴의 라인패턴 및 스페이스패턴과 동일한 피치로 형성된 것을 제1 특징으로 한다.
또한, 본 발명에 따른 노광마스크는,
경사진 라인형태의 차광패턴들을 갖는 셀 어레이와;
상기 셀 어레이와 동일한 방향의 보조패턴 ( assist feature, AF ) 들을 포함하는 것을 제2 특징으로 한다.
또한, 본 발명에 따른 노광마스크는,
라인형태의 셀 어레이와;
상기 셀 어레이와 평행하고 동일한 피치를 갖는 보조패턴 ( assist feature, AF ) 들을 포함하는 것을 제3 특징으로 한다.
또한, 본 발명에 따른 반도체소자의 형성방법은,
반도체기판상에 하드마스크층을 형성하는 공정과,
라인형태의 차광패턴들을 갖는 셀 어레이와, 상기 셀 어레이와 동일한 방향의 보조패턴 ( assist feature, AF ) 들을 포함하는 노광마스크를 이용하여 상기 하드마스크층을 식각해 하드마스크층 패턴을 형성하는 공정을 포함하는 것과,
상기 차광패턴들과 보조패턴들은 하나의 라인패턴과 이웃하는 하나의 스페이스패턴을 하나의 피치라 할 때 동일한 크기의 피치로 형성하는 것과,
상기 차광패턴과 보조패턴은 각각 일정거리 이격된 라인패턴으로 형성한 것과,
상기 각각의 차광패턴은 동일한 CD 크기로 형성하는 것과,
상기 각각의 보조패턴은 동일한 CD 크기로 형성하는 것과,
상기 하드마스크층 패턴은 셀 영역에 형성한 것을 제1 특징으로 한다.
또한, 본 발명에 따른 반도체소자의 형성방법은,
반도체기판 상에 하드마스크층을 형성하는 공정과,
라인형태의 차광패턴을 갖는 셀 어레이와, 상기 셀 어레이와 동일한 방향의 보조패턴 ( assist feature, AF ) 을 포함하는 노광마스크를 이용하여 상기 하드마스크층을 식각하는 공정과,
컷팅용 노광마스크를 이용하여 상기 하드마스크층을 식각 함으로써 하드마스크층 패턴을 형성하는 공정과,
상기 하드마스크층 패턴을 마스크로 하여 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,
상기 트렌치를 매립하는 소자분리막을 형성하는 공정을 포함하는 것과,
상기 하드마스크층은 패드절연막과 하드마스크층의 적층구조로 형성하거나, 하드마스크층 물질이나 패드절연막의 단독구조로 형성하는 것을 제2 특징으로 한 다.
한편, 본 발명의 기술적 원리는 다음과 같다.
본 발명은 일반적인 셀 에지 OPC 및 보조패턴 ( AF ) 형성 방법에 의해 발생하는 스컴 ( Scum ) 을 제거하기 위한 것이다. 본 발명은 이를 위해 셀 에지 부분을 최대한 셀 에지 내측 ( Patterning 지역 ) 과 셀 에지 외측 ( No patterning 지역 ) 의 흐름을 유지하게 하여 실제 패터닝되는 셀 에지 부분도 셀 에지 내측과 비슷한 환경을 만들어 패터닝이 용이하게 하고 스컴도 제거할 수 있도록 하는 것이다.
이하, 첨부된 도면을 참조로 하여 본 발명을 설명하면 다음과 같다.
도 3 내지 도 4 는 본 발명의 실시예에 따른 노광마스크 및 이를 이용한 반도체소자의 형성방법을 도시한 평면도 및 평면 사진으로서, 6F2 셀 구조를 예를 들어 설명한 것이다. 물론, 4F2 구조와 같이 6F2 크기 이하의 셀 구조에 적용할 수도 있다.
도 3 은 본 발명에 따라 OPC 패턴과 더미 패턴이 설계된 노광마스크를 도시한 평면도로서, 사각형 구조를 갖는 셀의 한 모서리 부분만을 도시한 것으로, 6F2 의 셀 구조를 도시한 것이다.
도 3 을 참조하면, 셀 에지 내측(400)에 활성영역으로 정의된 영역에 활성영역의 장축방향으로 연결되는 라인형태로 차광패턴(23)을 형성하며, 셀 에지 외측(500)에 차광패턴(23)과 평행한 방향으로 라인형태의 보조패턴(25)을 형성한다.
여기서, 차광패턴(23)은 석영기판(미도시) 상에서 셀 에지 내측(400)에 형성 한 것이다. 이때, 차광패턴(23)은 일측 단부에서 타측 단부까지 하나의 라인 패턴으로 형성되어 것으로, 일정한 피치를 갖는 라인 및 스페이스 패턴으로 형성된다. 물론, 라인패턴과 스페이스 패턴의 선폭이 동일한 것이 바람직하다.
보조패턴(25)은 차광패턴(23)과 평행한 라인 및 스페이스 패턴으로 형성되되, 차광패턴(23)의 단부에 위치한 경우는 차광패턴(23)으로부터 일정거리 이격되어 형성된다.
또한, 보조패턴(25)이 형성되는 셀 에지 외측(500)은 차광패턴(23)으로부터 외측으로 0.5 - 50 ㎛ 거리만큼(폭)의 크기로 형성한 것이다. 바람직하게는 보조패턴의 폭이 1 - 10 ㎛ 인 것이다.
그리고, 보조패턴(25)의 라인패턴과 스페이스 패턴은 일정한 피치로 형성되며 선폭이 동일한 것이 바람직하다.
이때, 보조패턴(25)의 라인패턴은 제1 라인패턴, 스페이스 패턴 및 제2 라인패턴으로 구성되며, 보조패턴(25)의 라인패턴을 1F 크기의 CD 를 갖는다 가정할 때, 제1 라인패턴, 스페이스 패턴 및 제2 라인패턴 각각을 (1/3)F 의 CD 크기로 형성하는 것이 바람직하다.
도 4 는 도 3 의 노광마스크를 이용하여 반도체기판 상부에 형성한 감광막패턴을 도시한 평면 사진으로서, 사각형 구조를 갖는 셀의 네 모서리 부분을 도시한 것이다.
도 4 를 참조하면, 반도체기판 상부에 하드마스크층을 형성하고 그 상부에 감광막을 도포하고, 도 3 의 노광마스크를 이용한 노광 및 현상 공정으로 감광막패 턴을 형성한다. 여기서, 감광막패턴은 차광패턴(도 3 의 23)과 같이 경사진 형태로 형성된 라인패턴 및 스페이스 패턴으로 이루어진 것이다.
이때, 하드마스크층은 소자분리막 형성공정에 사용되는 패드절연막을 사용할 수도 있으며, 패드절연막에 하드마스크층을 추가하여 사용할 수도 있다. 하드마스크층은 일반적인 하드마스크 물질을 이용한다.
그 다음, 감광막패턴을 마스크로 하여 반도체기판 상의 하드마스크층을 식각하고, 감광막패턴이 남는 경우 제거한다.
그리고, 전체표면상부에 감광막을 형성하고 하드마스크층을 패터닝하여 활성영역 상에만 남길 수 있도록 별도의 노광마스크를 이용하여 감광막패턴을 형성한다. 이때, 별도의 노광마스크는 차광패턴(도 3 의 25)의 라인 형태를 반도체기판 상에서 절단하는 영역에 투광영역이 형성된 투광패턴을 포함하는 컷팅용 노광마스크이다.
그 다음, 감광막패턴을 마스크로 하여 하드마스크층을 식각해 하드마스크층 패턴을 형성한다.
이때, 하드마스크층 패턴은 활성영역 상부에만 형성된 것이다.
그 다음, 하드마스크층을 마스크로 하여 반도체기판을 식각함으로써 소자분리용 트렌치를 형성하고 이를 매립하는 소자분리막을 형성한다.
도 5 은 도 4 의 사진을 단순화하여 도시한 평면도이다.
본 발명의 다른 실시예는 경사진 라인형태의 차광패턴들을 갖는 셀 어레이와, 셀 어레이와 동일한 방향의 보조패턴 ( assist feature, AF ) 들을 포함하는 노광마스크를 제공하고 이를 이용하여 반도체소자를 형성하는 것이다.
본 발명의 또 다른 실시예는 반도체소자의 형성공정 중 섬형태 또는 라인형태의 패턴이 형성되는 모든 부분의 노광마스크에 적용할 수 있도록 하는 것이며, 상기한 노광마스크 사용에 따른 컷팅용 노광마스크의 사용 여부에 따라 반도체기판 상에 섬형태나 라인형태의 패턴을 형성할 수 있도록 하는 반도체소자의 형성방법에 적용하는 것이다.
상기한 바와 같이 본 발명에 따른 노광마스크 및 이를 이용한 반도체소자의 형성방법은, 활성영역을 경사지게 형성하여 6F2 크기로 단위셀을 형성하여 고집적화를 가능하게 하고, 보조패턴을 단위셀 들과 평행하게 형성하여 셀 에지 부분에서의 스컴 현상을 방지할 수 있도록 하여 반도체소자의 특성, 신뢰성 및 수율을 향상시킬 수 있도록 하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (20)

  1. 라인형태의 차광패턴들을 갖는 셀 어레이와;
    상기 셀 어레이와 동일한 방향의 보조패턴 ( assist feature, AF ) 들을 포함하되,
    상기 보조패턴들은 일정한 피치를 갖는 라인패턴과 제1 스페이스패턴을 포함하고, 상기 라인패턴은 제1 라인패턴, 제2 스페이스패턴 및 제2 라인패턴으로 형성된 것을 특징으로 하는 노광마스크.
  2. 청구항 1 에 있어서,
    상기 차광패턴은 일정한 피치를 갖는 라인패턴과 스페이스패턴을 포함하는 것을 특징으로 하는 노광마스크.
  3. 청구항 1 에 있어서,
    상기 라인형태의 차광패턴들은 각각 동일한 CD 를 갖는 것을 특징으로 하는 노광마스크.
  4. 청구항 1 에 있어서,
    상기 차광패턴들은 셀 에지 내측에 형성된 것을 특징으로 하는 노광마스크.
  5. 청구항 1 에 있어서,
    상기 보조패턴들은 셀 에지 외측에 형성된 것을 특징으로 하는 노광마스크.
  6. 청구항 1 에 있어서,
    상기 보조패턴들이 형성되는 상기 셀 에지 외측은 상기 차광패턴으로부터 외측으로 0.5 - 50 ㎛ 거리(폭)만큼의 크기로 형성하는 것을 특징으로 하는 노광마스크.
  7. 청구항 1 에 있어서,
    상기 보조패턴들이 형성되는 상기 셀 에지 외측은 상기 차광패턴으로부터 외측으로 1 - 10 ㎛ 폭 만큼의 크기로 형성하는 것을 특징으로 하는 노광마스크.
  8. 삭제
  9. 삭제
  10. 청구항 1 에 있어서,
    상기 라인패턴과 상기 제1 스페이스패턴은 각각 동일한 CD 를 갖는 것을 특징으로 하는 노광마스크.
  11. 삭제
  12. 청구항 1 에 있어서,
    상기 라인패턴은 상기 셀 어레이의 차광패턴보다 작은 CD 로 형성된 하나의 라인패턴인 것을 특징으로 하는 노광마스크.
  13. 청구항 2 에 있어서,
    상기 셀 어레이의 라인패턴 및 스페이스패턴은 상기 보조패턴의 라인패턴 및 상기 제1 스페이스패턴과 동일한 피치로 형성된 것을 특징으로 하는 노광마스크.
  14. 경사진 라인형태의 차광패턴들을 갖는 셀 어레이와;
    상기 셀 어레이와 동일한 방향의 보조패턴 ( assist feature, AF ) 들을 포함하되,
    상기 보조패턴들은 일정한 피치를 갖는 라인패턴과 제1 스페이스패턴을 포함하고, 상기 라인패턴은 제1 라인패턴, 제2 스페이스패턴 및 제2 라인패턴으로 형성된 것을 특징으로 하는 노광마스크.
  15. 라인형태의 셀 어레이와;
    상기 셀 어레이와 평행하고 동일한 피치를 갖는 보조패턴 ( assist feature, AF ) 들을 포함하되,
    상기 보조패턴들은 일정한 피치를 갖는 라인패턴과 제1 스페이스패턴을 포함하고, 상기 라인패턴은 제1 라인패턴, 제2 스페이스패턴 및 제2 라인패턴으로 형성된 것을 특징으로 하는 노광마스크.
  16. 반도체기판상에 하드마스크층을 형성하는 공정과,
    라인형태의 차광패턴들을 갖는 셀 어레이와, 상기 셀 어레이와 동일한 방향의 보조패턴 ( assist feature, AF ) 들을 포함하는 노광마스크를 이용하여 상기 하드마스크층을 식각해 하드마스크층 패턴을 형성하는 공정을 포함하되,
    상기 보조패턴들은 일정한 피치를 갖는 라인패턴과 제1 스페이스패턴을 포함하고, 상기 라인패턴은 제1 라인패턴, 제2 스페이스패턴 및 제2 라인패턴으로 형성된 것을 특징으로 하는 반도체소자의 형성방법.
  17. 청구항 16 에 있어서,
    상기 차광패턴들과 보조패턴들은 하나의 라인패턴과 이웃하는 하나의 스페이스패턴을 하나의 피치라 할 때 동일한 크기의 피치로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  18. 청구항 16 에 있어서,
    상기 각각의 차광패턴은 동일한 CD 크기로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  19. 청구항 16 에 있어서,
    상기 각각의 보조패턴은 동일한 CD 크기로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  20. 반도체기판 상에 하드마스크층을 형성하는 공정과,
    라인형태의 차광패턴을 갖는 셀 어레이와, 상기 셀 어레이와 동일한 방향의 보조패턴 ( assist feature, AF ) 을 포함하는 노광마스크를 이용하여 상기 하드마스크층을 식각하는 공정과,
    컷팅용 노광마스크를 이용하여 상기 하드마스크층을 식각함으로써 하드마스크층 패턴을 형성하는 공정과,
    상기 하드마스크층 패턴을 마스크로 하여 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,
    상기 트렌치를 매립하는 소자분리막을 형성하는 공정을 포함하는 반도체소자의 형성방법.
KR1020080130105A 2008-12-19 2008-12-19 노광마스크 및 이를 이용한 반도체소자의 형성방법 KR101068327B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020080130105A KR101068327B1 (ko) 2008-12-19 2008-12-19 노광마스크 및 이를 이용한 반도체소자의 형성방법
US12/495,537 US8080349B2 (en) 2008-12-19 2009-06-30 Exposure mask and method for manufacturing semiconductor device using the same
TW098123879A TWI480680B (zh) 2008-12-19 2009-07-15 曝光光罩及利用其來製造半導體裝置的方法
CN2009101576205A CN101750879B (zh) 2008-12-19 2009-07-21 曝光掩模及使用该曝光掩模来制造半导体器件的方法
US13/296,999 US8273522B2 (en) 2008-12-19 2011-11-15 Exposure mask and method for manufacturing semiconductor device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080130105A KR101068327B1 (ko) 2008-12-19 2008-12-19 노광마스크 및 이를 이용한 반도체소자의 형성방법

Publications (2)

Publication Number Publication Date
KR20100071402A KR20100071402A (ko) 2010-06-29
KR101068327B1 true KR101068327B1 (ko) 2011-09-28

Family

ID=42266748

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080130105A KR101068327B1 (ko) 2008-12-19 2008-12-19 노광마스크 및 이를 이용한 반도체소자의 형성방법

Country Status (4)

Country Link
US (2) US8080349B2 (ko)
KR (1) KR101068327B1 (ko)
CN (1) CN101750879B (ko)
TW (1) TWI480680B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101068327B1 (ko) * 2008-12-19 2011-09-28 주식회사 하이닉스반도체 노광마스크 및 이를 이용한 반도체소자의 형성방법
JP2015049282A (ja) * 2013-08-30 2015-03-16 Hoya株式会社 表示装置製造用フォトマスク、該フォトマスクの製造方法、パターン転写方法及び表示装置の製造方法
JP6271922B2 (ja) * 2013-09-10 2018-01-31 キヤノン株式会社 位置を求める方法、露光方法、露光装置、および物品の製造方法
KR102504179B1 (ko) * 2017-12-21 2023-02-28 에스케이하이닉스 주식회사 쉐이딩층을 내장한 포토 마스크 및 이를 이용한 패턴 형성 방법
CN111413847A (zh) * 2019-01-08 2020-07-14 长鑫存储技术有限公司 光掩膜以及光刻光学式叠对标记测量方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06313964A (ja) * 1993-03-01 1994-11-08 Nippon Telegr & Teleph Corp <Ntt> マスクおよびパタン形成方法
KR20000054949A (ko) * 1999-02-02 2000-09-05 윤종용 반도체 장치의 캐패시터 전극 레이아웃 구조
KR20060020300A (ko) * 2004-08-31 2006-03-06 주식회사 하이닉스반도체 포토 마스크 및 그 제조방법
KR20060052324A (ko) * 2004-10-29 2006-05-19 가부시끼가이샤 도시바 마스크 패턴 데이터 생성 방법, 포토마스크의 제조 방법,및 반도체 디바이스의 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3543289B2 (ja) * 1997-03-13 2004-07-14 シャープ株式会社 マスクｒｏｍの製造方法及びホトマスク
JP4145003B2 (ja) * 2000-07-14 2008-09-03 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2004012722A (ja) * 2002-06-05 2004-01-15 Seiko Epson Corp フォトマスク及びパターン作製方法及び半導体装置
DE102005002529B4 (de) * 2005-01-14 2008-12-04 Qimonda Ag Verfahren zum Erzeugen eines Abbildungsfehler vermeidenden Maskenlayouts für eine Maske
JP4634849B2 (ja) * 2005-04-12 2011-02-16 株式会社東芝 集積回路のパターンレイアウト、フォトマスク、半導体装置の製造方法、及びデータ作成方法
US20070218627A1 (en) * 2006-03-15 2007-09-20 Ludovic Lattard Device and a method and mask for forming a device
US7947412B2 (en) * 2007-03-29 2011-05-24 Micron Technology, Inc. Reduced lens heating methods, apparatus, and systems
KR101068327B1 (ko) * 2008-12-19 2011-09-28 주식회사 하이닉스반도체 노광마스크 및 이를 이용한 반도체소자의 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06313964A (ja) * 1993-03-01 1994-11-08 Nippon Telegr & Teleph Corp <Ntt> マスクおよびパタン形成方法
KR20000054949A (ko) * 1999-02-02 2000-09-05 윤종용 반도체 장치의 캐패시터 전극 레이아웃 구조
KR20060020300A (ko) * 2004-08-31 2006-03-06 주식회사 하이닉스반도체 포토 마스크 및 그 제조방법
KR20060052324A (ko) * 2004-10-29 2006-05-19 가부시끼가이샤 도시바 마스크 패턴 데이터 생성 방법, 포토마스크의 제조 방법,및 반도체 디바이스의 제조 방법

Also Published As

Publication number Publication date
US8080349B2 (en) 2011-12-20
TWI480680B (zh) 2015-04-11
CN101750879B (zh) 2013-12-04
US20100159701A1 (en) 2010-06-24
TW201024914A (en) 2010-07-01
US8273522B2 (en) 2012-09-25
KR20100071402A (ko) 2010-06-29
CN101750879A (zh) 2010-06-23
US20120058620A1 (en) 2012-03-08

Similar Documents

Publication Publication Date Title
US7651950B2 (en) Method for forming a pattern of a semiconductor device
US7998837B2 (en) Method for fabricating semiconductor device using spacer patterning technique
JP2007081403A (ja) 半導体素子の微細パターン形成方法
JP2004015056A (ja) ライン型パターンを有する半導体素子及びそのレイアウト方法
KR101068327B1 (ko) 노광마스크 및 이를 이용한 반도체소자의 형성방법
CN101399226B (zh) 形成半导体器件的图案的方法
KR20090000869A (ko) 반도체 소자의 트랜지스터 및 그 제조방법
CN109755107B (zh) 自对准双重图案方法
KR101096987B1 (ko) 노광마스크 및 이를 이용한 반도체소자의 형성방법
US20090317979A1 (en) Method for patterning an active region in a semiconductor device using a space patterning process
KR20080034568A (ko) 반도체 소자의 형성 방법
JP2006228943A (ja) 半導体装置および半導体装置の製造方法
KR100673125B1 (ko) 포토 마스크
US8426116B2 (en) Method for fabricating a semiconductor device
KR100653992B1 (ko) 위상차 보조 패턴을 갖는 포토 마스크
KR20120081653A (ko) 반도체 소자의 마스크 제조 방법
KR101076794B1 (ko) 반도체 소자의 형성방법
US7719034B2 (en) Device of active regions and gates and method of forming gate patterns using the same
KR20090072669A (ko) 반도체소자의 콘택홀 형성방법
KR20120041989A (ko) 반도체 소자의 제조 방법
KR100653991B1 (ko) 노광 장치 및 이를 이용한 반도체 메모리 소자의 활성영역 제조 방법
JP2008182123A (ja) 半導体装置の製造方法
KR20060077771A (ko) 비트 라인 센스 앰프 영역 포토 마스크
KR101039136B1 (ko) 코아 영역의 디자인 룰을 줄일 수 있는 반도체 소자의제조방법
KR20070005323A (ko) ６ｆ２ 레이아웃을 갖는 반도체 메모리소자의 스토리지노드컨택홀 형성을 위한 노광방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140822

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160822

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170824

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180822

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190826

Year of fee payment: 9