JP2008219002A - ゲート・フィン間の重なりセンシティビティが低減されたFinFET - Google Patents
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Abstract
【解決手段】 本発明の実施形態は、フィン型電界効果トランジスタ(FinFET)における比較的均一な幅のフィン、並びに、これを形成するための装置及び方法を提供するものである。フィン構造体は、該フィン構造体の側壁部分の表面が、第1の結晶方向に対して垂直になるように形成することができる。フィン構造体の端部のテーパ状領域は、第2の結晶方向に対して垂直であり得る。フィン構造体に結晶依存エッチングを行うことができる。結晶依存エッチングは、第2の結晶方向に対して垂直なフィンの部分から、相対的により速く材料を除去することができ、これにより、比較的均一な幅のフィン構造体がもたらされる。
【選択図】 図1
Description
図1は、本発明の実施形態による、例示的なFinFETトランジスタ100の3次元図を示す。図1に示されるように、FinFET100は、基板140上に形成することができる。基板140は、例えば、シリコン、ゲルマニウム、シリコン・ゲルマニウム、ヒ化ガリウム、リン化インジウム等などの、いずれかの適切な半導体材料から作製することができる。基板140は、バルク・シリコン基板、シリコン・オン・インシュレータ(SOI)基板、又は絶縁基板とすることができる。
本発明の1つの実施形態においては、本発明のFinFETデバイスを形成するプロセスは、周知のプロセス段階を行って、バルク・シリコン又はSOI基板上にソース、ドレイン及びフィン領域を形成することで開始することができる。例えば、1つの実施形態においては、例えば、反応性イオン・エッチング(RIE)のような減法的指向性エッチング・プロセスによって、図2に示されるフィン構造体110、ソース領域211及びドレイン領域212を定めることができる。代替的に、ハードマスク層内に形成されたアパーチャを通って半導体材料を選択的にエピタキシャル成長させ、続いて過度の成長分を研磨することによって、フィン構造体110、ソース領域211及びドレイン領域212を形成することができる。ハードマスク層は、複数の酸化物層及び窒化物層を含むことができる。標準的なリソグラフィ又はイメージ転写技術を用いて、フィン、ソース及びドレイン領域のパターンを定めることができる。
フィン構造体を成形し、FinFET内に比較的均一な幅のフィン構造体を形成する方法を提供することによって、本発明の幾つかの実施形態は、ゲート・フィン間の重なりセンシティビティへの望ましくない影響を排除することができ、これにより、直列抵抗を減少させ、性能を改善し、より高いレイアウト密度を可能にする、比較的短いフィンの製造が可能になる。さらに、フィンの成形により、ソース・コンタクト領域及びドレイン・コンタクト領域の部分をクロッピングすることが可能になり、これにより、接合容量が減少され、性能がさらに改善される。
110:フィン構造体
111、112:端部
120:ゲート構造体
140:基板
211:ソース・コンタクト領域
212:ドレイン・コンタクト領域
320:テーパ状領域
320、520、610:丸いコーナー部
371、620:側壁
400:立方結晶単位胞構造
Claims (20)
- フィン型電界効果トランジスタ(FinFET)を製造する方法であって、
半導体基板上にフィン構造体を形成するステップであって、前記フィン構造体の側壁部分は第1の結晶方向に対して垂直であり、前記フィン構造体は、前記フィン構造体の少なくとも一端にテーパ状領域を含み、前記テーパ状領域の側壁部分は第2の結晶方向に対して垂直である、ステップと、
前記FinFETに結晶依存エッチングを行うステップであって、前記結晶依存エッチングは、前記第1の結晶方向に対して垂直な表面よりも相対的に速く、前記第2の結晶方向に対して垂直な表面をエッチングし、前記結晶依存エッチングは、前記フィン構造体の長さに沿って実質的に均一な幅を有するように、前記フィン構造体を成形する、ステップと
を含む方法。 - 前記フィン構造体の第1端部に隣接したソース領域と、前記フィン構造体の第2端部に隣接したドレイン領域とを形成するステップをさらに含み、前記ソース領域及び前記ドレイン領域は、少なくとも1つのコーナー領域を含み、前記コーナー領域の側壁部分は、前記第2の結晶方向に対して垂直であり、前記結晶依存エッチングは、前記丸いコーナー部をクロッピングする(刈込む)ように構成される、請求項1に記載の方法。
- 前記結晶依存エッチングを行う前に、前記FinFETを洗浄するステップをさらに含み、前記洗浄するステップは、前記FinFETの前記表面から望ましくない粒子を除去するように構成される、請求項1に記載の方法。
- 前記結晶依存エッチングを行う前に、前記FinFETをグレイズ(こびりつき)除去するステップをさらに含み、前記グレイズ除去するステップは、前記FinFET上に形成された酸化物層を除去するように構成される、請求項1に記載の方法。
- 前記FinFETは、希フッ化水素酸を用いてグレイズ除去される、請求項4に記載の方法。
- 前記結晶依存エッチングは、アンモニアを含む水性エッチャントを用いて行われる、請求項1に記載の方法。
- 前記結晶依存エッチングは、
水酸化アンモニウム、
水酸化カリウム、
水酸化テトラメチルアンモニウム、
ヒドラジン、及び
エチレン・ジアミン・ピロカテコール
のうちのいずれか1つを用いて行われる、請求項1に記載の方法。 - 前記結晶依存エッチングを行った後に、前記FinFETを洗浄し、エッチング中に形成された粒子を除去するステップをさらに含む、請求項1に記載の方法。
- 前記FinFETは、H2O−NH4OH−H2O2溶液、H2O−HCl−H2O2溶液、H2SO4−H2O2−H2O溶液、及び脱イオン水のうちの少なくとも1つを用いて洗浄される、請求項8に記載の方法。
- 半導体構造体を成形する方法であって、
前記半導体構造体に結晶依存エッチング手順を行うステップであって、前記結晶依存エッチング手順は、第2の結晶方向に対して垂直な前記半導体構造体の第2の表面よりも相対的に速く、第1の結晶方向に対して垂直な前記半導体構造体の第1の表面をエッチングする、ステップ
を含む方法。 - 前記半導体構造体は、少なくとも1つの不規則に形成された領域を含む矩形の構造体であり、前記不規則に形成された領域の前記表面は前記第2の表面である、請求項10に記載の方法。
- 前記結晶依存エッチング手順は、前記不規則に形成された領域を除去するように構成される、請求項11に記載の方法。
- 前記矩形の構造体は、FinFETのフィン構造体であり、前記不規則に形成された領域は、前記フィン構造体の端部のテーパ状領域である、請求項12に記載の方法。
- 前記テーパ状領域を除去するステップは、前記フィン構造体の長さに沿って実質的に均一な幅を有するフィン構造体を形成する、請求項13に記載の方法。
- 前記半導体構造体は矩形の構造体であり、前記結晶依存エッチングは、前記半導体構造体のコーナー領域をクロッピングするように構成される、請求項10に記載の方法。
- 前記結晶依存エッチングは、アンモニアを含む水性エッチャントを用いて行われる、請求項10に記載の方法。
- 前記結晶依存エッチングは、
水酸化アンモニウム、
水酸化カリウム、
水酸化テトラメチルアンモニウム、
ヒドラジン、及び
エチレン・ジアミン・ピロカテコール
のうちのいずれか1つを用いて行われる、請求項10に記載の方法。 - 前記結晶依存エッチングを行った後に、前記FinFETを洗浄し、エッチング中に形成された粒子を除去するステップを含む、請求項10に記載の方法。
- 前記FinFETは、超臨界水及び水の一方を用いて洗浄される、請求項18に記載の方法。
- フィン構造体、及び前記フィン構造体に隣接して形成されたゲート構造体を含む本体と、
前記本体の第1の側に配置され、かつ、前記フィン構造体の第1端部に隣接したソース領域と、
前記本体の第2の側に配置され、かつ、前記フィン構造体の第2端部に隣接したドレイン領域と、
を備え、
前記ソース領域の前記フィン構造体と前記フィン構造体の前記第1端部との界面、及び、前記ドレイン領域の前記フィン構造体と前記フィン構造体の前記第2端部との界面が、実質的に直交するコーナー部を形成する、FinFETデバイス。
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