WO2009147772A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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大川浩
岩本文男
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パナソニック株式会社
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a technique for effectively suppressing characteristic deterioration caused by source / drain parasitic resistance in a Fin (Fin) FET (Field Effect Transistor) device.
  • Fin Fin
  • FET Field Effect Transistor
  • FIGS. 7A and 7B are a plan view and a cross-sectional view of a conventional FinFET device, and FIG. 7B is a cross-sectional view taken along the line A-A 'of FIG. 7A.
  • a Fin-type semiconductor region 12 is formed by patterning a semiconductor layer (that is, an SOI substrate) formed on the substrate 10 with the insulating layer 11 interposed therebetween.
  • a gate electrode 14 is formed on the channel forming region 15 of the Fin type semiconductor region 12 with a gate insulating film 13 interposed therebetween. That is, in the channel formation region 15, the gate electrode 14 is formed on each of the upper surface and both side surfaces of the Fin type semiconductor region 12. Both sides of the gate electrode 14, that is, the channel formation region 15 in the Fin type semiconductor region 12 become the source / drain formation region 16.
  • the width W1 of the channel formation region 15 and the width W2 of the source / drain formation region 16 are the same.
  • the width W2 of the source / drain formation region 16 located on both sides of the channel formation region 15 also becomes narrow simultaneously.
  • the source / drain parasitic resistance is remarkably increased due to the reduction in the cross-sectional area of the source / drain formation region 16, and the driving force of the device is greatly deteriorated.
  • FIGS. 8 (a) and 8 (c) are plan views
  • FIG. 8 (b) and FIG. 8D is a cross-sectional view taken along the line AA ′ in FIGS. 8A and 8C.
  • a semiconductor layer that is, an SOI substrate
  • a semiconductor region 22 is formed.
  • the width W 2 of the source / drain formation region 26 in the Fin type semiconductor region 22 is made larger than the width W 1 of the channel formation region 25 in the Fin type semiconductor region 22.
  • a gate is formed on the channel formation region 25 via a gate insulating film 23 in accordance with the channel formation region 25 provided in the Fin type semiconductor region 22.
  • impurities are implanted into the source / drain formation region 26, that is, the Fin-type semiconductor region 22 on both sides of the gate electrode 24 to form the source / drain region.
  • an object of the present invention is to prevent characteristic deterioration caused by source / drain parasitic resistance in a FinFET device.
  • a semiconductor device is a semiconductor device including a transistor having a fin-type semiconductor region as an active region on a substrate, and the fin-type semiconductor region is arranged in the gate width direction.
  • a channel forming region having a width of 1 and a source / drain forming region having a second width wider than the first width in the gate width direction, the entire channel forming region, and the source A gate electrode is formed so as to cover portions adjacent to both sides of the channel formation region in the drain formation region.
  • the semiconductor device of the present invention since the second width of the entire source / drain formation region is larger than the first width of the channel formation region, the source / drain parasitic resistance can be reduced. Driving force deterioration can be prevented. Further, since local full silicidation of the source / drain regions can be avoided, it is possible to prevent driving force deterioration due to an increase in silicide / silicon interface resistance in the source / drain regions.
  • the gate electrode is formed so as to cover not only the entire channel formation region but also portions adjacent to both sides of the channel formation region in the source / drain formation region. Even when misalignment or dimensional misalignment occurs in gate patterning, a narrow portion that should become a channel region does not become a source / drain region. That is, an increase in source / drain resistance due to misalignment or the like, and variations in characteristics such as driving force can be prevented. In order to reliably obtain this effect, it is preferable to set the overlap length between the gate electrode and the source / drain formation region to 10 nm or more per side of the channel formation region.
  • characteristic deterioration due to source / drain parasitic resistance can be prevented in a FinFET device.
  • FIGS. 1 (a), 1 (c), and 1 (e). Is a plan view
  • FIG. 1 (b), FIG. 1 (d), and FIG. 1 (f) are views taken along lines AA ′ in FIG. 1 (a), FIG. 1 (c), and FIG. It is sectional drawing.
  • FIG. 2 is a cross-sectional view taken along line B-B ′ of FIG.
  • FIGS. 3A and 3B are views for explaining a double patterning step of a Fin-type semiconductor region in the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIGS. 1 (a), 1 (c), and 1 (e). Is a plan view
  • FIG. 1 (b), FIG. 1 (d), and FIG. 1 (f) are views taken along lines AA ′ in FIG. 1 (a), FIG. 1 (c), and FIG. It is sectional drawing.
  • FIG. 2 is a cross-sectional view taken along line B-B ′ of FIG.
  • FIGS. 5 (a) to 5 (d) are diagrams showing respective steps of the method of manufacturing a semiconductor device according to the second embodiment of the present invention
  • FIGS. 5 (a) and 5 (c) are plan views.
  • FIGS. 5B and 5D are cross-sectional views taken along line AA ′ of FIGS. 5A and 5C, respectively.
  • FIG. 6 is a cross-sectional view taken along line B-B ′ of FIG.
  • FIG. 7A is a plan view of a conventional FinFET device
  • FIG. 7B is a cross-sectional view taken along the line A-A ′ of FIG.
  • FIGS. 8 (a) to 8 (d) are diagrams showing respective steps of a conventional FinFET device manufacturing method
  • FIGS. 8 (a) and 8 (c) are plan views
  • FIG. 8 (b) and FIG. 8 (d) is a cross-sectional view taken along line AA ′ in FIGS. 8 (a) and 8 (c).
  • FIGS. 1A to 1F and FIG. 2 are diagrams showing respective steps of a method for manufacturing a semiconductor device according to the first embodiment, specifically, a FinFET device.
  • C and FIG.1 (e) are top views
  • FIG.1 (b) are FIG.1 (d) and FIG.1 (f) are FIG.1 (a), FIG.1 (c), and FIG.1 (e), respectively.
  • FIG. 2 is a cross-sectional view taken along the line BB' in FIG.
  • an n-type FinFET will be described as an example.
  • a semiconductor layer made of p-type silicon (that is, an SOI substrate) formed on the substrate 100 via the insulating layer 101 is patterned using lithography and etching.
  • a plurality of Fin type semiconductor regions 102 are formed.
  • the source / drain in each Fin type semiconductor region 102 is compared with the width (hereinafter referred to as the first width) W1 of the channel forming region 106 in each Fin type semiconductor region 102.
  • the width (hereinafter referred to as the second width) W2 of the drain formation region 107 is increased.
  • the first width W1 is set to about 5 to 25 nm
  • the second width W2 is set to be about 10 nm or more larger than the first width (that is, the second width W2 is set to about 20 nm or more).
  • the boundary width between the channel formation region 106 and the source / drain formation region 107 is preferably as small as possible.
  • Fin is formed using a first resist pattern 111 that covers the source / drain formation region 107 and the channel formation region 106 and has the second width W2.
  • a pair of regions excluding the source / drain formation region 107 and the channel formation region 106 out of the regions covered with the first resist pattern 111 after the first etching is performed on the silicon layer to be the type semiconductor region 102
  • the second etching is performed on the semiconductor layer by using a second resist pattern (only the opening 112 is shown) in which two openings 112 exposing the same are provided at the same interval as the first width W1. Good.
  • a hard mask 121 covering the central portion of the source / drain formation region 107 and the channel formation region 106 and having the first width W 1, and the source / drain formation region 107.
  • the semiconductor layer to be the Fin-type semiconductor region 102 may be etched using a pair of resist patterns 122 formed on the hard mask 121 and having the second width W2 so as to cover the semiconductor layer.
  • a gate is formed on the channel formation region 106 via a gate insulating film 103 in accordance with the channel formation region 106 provided in the Fin type semiconductor region 102.
  • the electrode 104 is formed.
  • the gate electrode 104 is formed so as to cover not only the entire channel formation region 106 but also portions of the source / drain formation region 107 adjacent to both sides of the channel formation region 106. That is, the width L1 of the gate electrode 104 in the gate length direction is larger than the width L2 of the channel formation region 106 in the gate length direction (see FIG. 1A).
  • the overlap length between the gate electrode 104 and the source / drain formation region 107 is about 10 to 20 nm per side of the channel formation region 106. (That is, about 20 to 40 nm on both sides of the channel formation region 106). If the overlap length is excessively increased, a desired driving force cannot be obtained. Therefore, the upper limit of the overlap length is set to about 20 nm. Specifically, if the width L1 of the gate electrode 104 in the gate length direction is made too large compared to the width L2 of the channel formation region 106 in the gate length direction, the extension region formed in the next process becomes the source / drain formation.
  • the boundary between the region 107 and the channel formation region 106 is not reached.
  • a part of the source / drain formation region 107 overlapping with the gate electrode 104 acts as a channel region, and the characteristics deteriorate, so the upper limit of the overlap length is set to about 20 nm.
  • the n-type extension region 107A is formed by implanting an n-type impurity into the Fin-type semiconductor region 102 using the gate electrode 104 as a mask.
  • the p-type pocket region 108 is formed by implanting p-type impurities below the extension region 107A in the Fin-type semiconductor region 102.
  • the extension region 107 ⁇ / b> A and the pocket region 108 are formed to the lower side of both ends of the gate electrode 104 by using Tilt implantation (oblique ion implantation) or controlling the activation heat treatment.
  • insulating sidewall spacers 105 are formed on both side surfaces of the gate electrode 104, and then n-type impurities are implanted into the Fin-type semiconductor region 102 using the gate electrode 104 and the insulating sidewall spacer 105 as a mask.
  • Source / drain regions 107B are formed.
  • the extension region 107 ⁇ / b> A and the pocket region 108 are located below the both ends of the gate electrode 104 (that is, the overlap region of the source / drain formation region 107 with the gate electrode 104) and below the insulating sidewall spacer 105. Is formed.
  • the surface of the source / drain region 107B is silicided.
  • the second width W2 of the entire source / drain formation region 107 is larger than the first width W1 of the channel formation region 106. Since the source / drain parasitic resistance can be reduced, the driving force can be prevented from deteriorating. Further, since local full silicidation of the source / drain regions can be avoided, it is possible to prevent driving force deterioration due to an increase in silicide / silicon interface resistance in the source / drain regions.
  • the gate electrode 104 is formed so as to cover not only the entire channel formation region 106 but also portions adjacent to both sides of the channel formation region 106 in the source / drain formation region 107. Yes. For this reason, even when misalignment (alignment misalignment), dimensional misalignment, or the like occurs in gate patterning, a narrow portion to be a channel region is not covered with the gate electrode 104 and does not become a source / drain region. Therefore, it is possible to prevent an increase in source / drain resistance and variations in characteristics such as driving force due to misalignment or the like.
  • the height H of the Fin type semiconductor region 102 (see FIG. 1B) is larger than the width of the Fin type semiconductor region 102 (the first width W1 of the channel formation region 106). This is advantageous in miniaturization. Specifically, the height H of the Fin type semiconductor region 102 is not less than 30 nm and not more than 100 nm, and the width of the Fin type semiconductor region 102 (the first width W1 of the channel formation region 106) is not less than 5 nm and not more than 25 nm. It may be.
  • the Fin type semiconductor region is formed on the SOI substrate.
  • the Fin type semiconductor region may be formed by patterning a bulk semiconductor (silicon) substrate.
  • 4 (a) and 4 (b) are cross-sectional views showing respective steps of the method of manufacturing the FinFET device according to the modification of the first embodiment using a bulk semiconductor substrate, and FIG. 4 (a).
  • FIGS. 4B and 4B correspond to FIGS. 1B and 1D, respectively.
  • FIG. 4A and FIG. 4B the same components as those in the first embodiment are denoted by the same reference numerals, and redundant description is omitted.
  • a trench is formed in a bulk semiconductor substrate 150 so that a convex portion having a desired width is formed, and then an insulating film 151 is embedded at the bottom of the trench.
  • a portion of the convex portion of the bulk semiconductor substrate 150 above the insulating film 151 becomes the Fin-type semiconductor region 102.
  • the setting of the first width (W1) of the channel formation region 106 and the second width (W2) of the source / drain formation region 107 are as described above.
  • a gate electrode 104 is formed on the channel formation region via a gate insulating film 103 in accordance with the channel formation region provided in the Fin type semiconductor region 102.
  • the formation region of the gate electrode 104 is as described above.
  • the subsequent extension region forming step and the subsequent steps are also as described above.
  • FIGS. 5A to 5D and FIG. 6 are diagrams showing respective steps of the method of manufacturing the semiconductor device according to the second embodiment, specifically, the FinFET device.
  • 5C is a plan view
  • FIG. 5B and FIG. 5D are cross-sectional views taken along line AA ′ in FIG. 5A and FIG. 5C, respectively, and FIG. It is sectional drawing of the BB 'line of (c).
  • an n-type FinFET will be described as an example.
  • a p-type silicon semiconductor layer that is, an SOI substrate
  • a plurality of Fin type semiconductor regions 202 are formed.
  • the source / drain in each Fin type semiconductor region 202 is compared with the width W1 of the channel forming region 206 in each Fin type semiconductor region 202 (hereinafter referred to as the first width) W1.
  • the width (hereinafter referred to as the second width) W2 of the drain formation region 207 is increased.
  • the first width W1 is set to about 5 to 25 nm
  • the second width W2 is set to be about 10 nm or more larger than the first width W1 (that is, the second width W2 is set to about 20 nm or more).
  • the boundary width between the channel formation region 206 and the source / drain formation region 207 (the width of the region in which the width of the Fin-type semiconductor region 202 continuously changes depending on the lithography limit) should be as small as possible.
  • a gate is formed on the channel formation region 206 via a gate insulating film 203.
  • An electrode 204 is formed.
  • the gate electrode 204 is formed so as to cover not only the entire channel formation region 206 but also portions adjacent to both sides of the channel formation region 206 in the source / drain formation region 207. That is, the width L1 of the gate electrode 204 in the gate length direction is larger than the width L2 of the channel formation region 206 in the gate length direction (see FIG. 5A).
  • an overlap length between the gate electrode 204 and the source / drain formation region 207 is set to a normal side wall spacer for one side of the channel formation region 206.
  • the width is set to about W (for example, about 10 to 20 nm), that is, about 2 W (for example, about 20 to 40 nm) on both sides of the channel formation region 206. If the overlap length is excessively increased, a desired driving force cannot be obtained. Therefore, the upper limit of the overlap length is set to about 20 nm.
  • the extension region formed in the next step becomes the source / drain formation.
  • the boundary between the region 207 and the channel formation region 206 is not reached.
  • a part of the source / drain formation region 207 overlapping with the gate electrode 204 acts as a channel region, and the characteristics deteriorate, so the upper limit of the overlap length is set to about 20 nm.
  • an n-type impurity is implanted into the Fin-type semiconductor region 202 to form an n-type extension region 207A, and then the extension region 207A in the Fin-type semiconductor region 202 is formed.
  • a p-type pocket region 208 is formed by implanting a p-type impurity on the lower side.
  • the extension region 207A and the pocket region 208 are extended to the lower side of both ends of the gate electrode 204 by using Tilt implantation (inclination angle with respect to the normal direction of the substrate surface is, for example, about 10 to 45 °) or controlling the activation heat treatment.
  • n-type source / drain regions 207B are formed by implanting n-type impurities into the Fin-type semiconductor region 202 using the gate electrode 204 as a mask.
  • the extension region 207A is formed only in the overlap region with the gate electrode 204 in the source / drain formation region 207.
  • the surface portion of the source / drain region 207B is silicided.
  • the second width W2 of the entire source / drain formation region 207 is larger than the first width W1 of the channel formation region 206. Since the source / drain parasitic resistance can be reduced, the driving force can be prevented from deteriorating. Further, since local full silicidation of the source / drain regions can be avoided, it is possible to prevent driving force deterioration due to an increase in silicide / silicon interface resistance in the source / drain regions.
  • the gate electrode 204 is formed so as to cover not only the entire channel formation region 206 but also portions adjacent to both sides of the channel formation region 206 in the source / drain formation region 207. Yes. For this reason, even when misalignment (alignment misalignment), dimensional misalignment, or the like occurs in gate patterning, the narrow portion to be the channel region is not covered with the gate electrode 204 and does not become the source / drain region. Therefore, it is possible to prevent an increase in source / drain resistance and variations in characteristics such as driving force due to misalignment or the like.
  • the height H of the Fin-type semiconductor region 202 (see FIG. 5B) is larger than the width of the Fin-type semiconductor region 202 (the first width W1 of the channel formation region 206). This is advantageous in miniaturization. Specifically, the height H of the Fin-type semiconductor region 202 is not less than 30 nm and not more than 100 nm, and the width of the Fin-type semiconductor region 202 (the first width W1 of the channel formation region 206) is not less than 5 nm and not more than 25 nm. It may be.
  • the Fin type semiconductor region is formed on the SOI substrate.
  • the Fin type semiconductor region may be formed by patterning the bulk semiconductor substrate. This increases the compatibility with the normal FET device manufacturing process and reduces the cost required for the wafer.
  • the present invention is useful for suppressing the deterioration of the characteristics of the FinFET.

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Abstract

　フィン型半導体領域（１０２）は、ゲート幅方向に第１の幅Ｗ１を持つチャネル形成領域（１０６）と、ゲート幅方向に第１の幅Ｗよりも広い第２の幅Ｗ２を持つソース・ドレイン形成領域（１０７）とを有する。チャネル形成領域（１０６）の全体、及びソース・ドレイン形成領域（１０７）のうちチャネル形成領域（１０６）の両側に隣接する部分を覆うようにゲート電極（１０４）が形成されている。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特に、Ｆｉｎ（フィン）ＦＥＴ（Field Effect Transistor ）デバイスにおけるソース・ドレイン寄生抵抗に起因する特性劣化を効果的に抑制する技術に関するものである。
　近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、短チャネル効果抑制のためにＦｉｎＦＥＴデバイス構造を用いる技術が提案されている。
　デバイス構造にＦｉｎＦＥＴを用いると、Double Gate 化（Ｆｉｎ構造の両側面部（２箇所）上にゲート電極が形成されること）によって、Ｆｉｎ構造の両側から電圧制御を行うことができるため、ＤＩＢＬ（drain-induced-barrier lowering）が改善されるので、短チャネル効果を抑制することができる（非特許文献１参照）。
　図７（ａ）及び（ｂ）は従来のＦｉｎＦＥＴデバイスの平面図及び断面図であり、図７（ｂ）は図７（ａ）のＡ－Ａ’線の断面図である。図７（ａ）及び（ｂ）に示すように、基板１０上に絶縁層１１を介して形成された半導体層（つまりＳＯＩ基板）をパターニングすることによって、Ｆｉｎ型半導体領域１２が形成されている。Ｆｉｎ型半導体領域１２のチャネル形成領域１５の上には、ゲート絶縁膜１３を介してゲート電極１４が形成されている。すなわち、チャネル形成領域１５においては、Ｆｉｎ型半導体領域１２の上面及び両側面のそれぞれの上にゲート電極１４が形成されている。Ｆｉｎ型半導体領域１２におけるゲート電極１４つまりチャネル形成領域１５の両側はソース・ドレイン形成領域１６となる。
　図７（ａ）及び（ｂ）に示すＦｉｎＦＥＴデバイスにおいては、ゲート電極１４によって両側面を挟まれているＦｉｎ型半導体領域１２のチャネル形成領域１５の幅Ｗ１を狭くすると、ゲ―ト電極１４のチャネル領域への支配力が高まり、短チャネル効果をさらに抑制することができる。
　しかしながら、図７（ａ）及び（ｂ）に示すＦｉｎＦＥＴデバイスにおいては、チャネル形成領域１５の幅Ｗ１とソース・ドレイン形成領域１６の幅Ｗ２とが同じであるため、チャネル形成領域１５の幅Ｗ１を狭くすると、チャネル形成領域１５の両隣に位置するソース・ドレイン形成領域１６の幅Ｗ２も同時に狭くなる。その結果、ソース・ドレイン形成領域１６の断面積が縮小することに起因してソース・ドレイン寄生抵抗の上昇が顕著となり、デバイスの駆動力が大幅に劣化してしまう。
　それに対して、リソグラフィーを用いて、チャネル形成領域の幅を狭くしたまま、ソース・ドレイン形成領域の幅を広くする技術が提案されている（非特許文献２参照）。図８（ａ）～（ｄ）は、従来のＦｉｎＦＥＴデバイスの製造方法の各工程を示す図であり、図８（ａ）及び図８（ｃ）は平面図であり、図８（ｂ）及び図８（ｄ）は図８（ａ）及び図８（ｃ）のＡ－Ａ’線の断面図である。
　まず、図８（ａ）及び（ｂ）に示すように、基板２０上に絶縁層２１を介して形成された半導体層（つまりＳＯＩ基板）をリソグラフィー及びエッチングを用いてパターニングすることによって、Ｆｉｎ型半導体領域２２を形成する。ここで、ソース・ドレイン寄生抵抗を低減するために、Ｆｉｎ型半導体領域２２におけるチャネル形成領域２５の幅Ｗ１と比べて、Ｆｉｎ型半導体領域２２におけるソース・ドレイン形成領域２６の幅Ｗ２を大きくする。
　次に、図８（ｃ）及び（ｄ）に示すように、Ｆｉｎ型半導体領域２２に設けられたチャネル形成領域２５に合わせて、当該チャネル形成領域２５の上にゲート絶縁膜２３を介してゲート電極２４を形成した後、ソース・ドレイン形成領域２６つまりゲート電極２４の両側のＦｉｎ型半導体領域２２に不純物を注入してソース・ドレイン領域を形成する。
Edward J.Nowak他、TURNING SILICON ON ITS EDGE 、IEEE CIRCUITS & DEVICES MAGAZINE、JANUARY/FEBRUARY 2004 、p.20-31 Bin Yu他、FinFET Scaling to 10nm Gate Length、IEDM Tech. Dig. 、2002、p.251-254
　図８（ａ）～（ｄ）に示す従来のＦｉｎＦＥＴデバイスにおいては、ゲートパターニング時の合わせズレを考慮して、Ｆｉｎ型半導体領域２２におけるソース・ドレイン形成領域２６のうちチャネル形成領域２５の近傍部分については、チャネル形成領域２５と同じ幅に設定しておく必要がある。これにより、合わせズレが生じた場合にも、チャネル形成領域２５の幅が増大することを防止してできるので、短チャネル効果を抑制することができる。
　しかしながら、ソース・ドレイン形成領域２６に幅細部分が存在するため、ソース・ドレイン寄生抵抗が増大するので、駆動力劣化が避けられなくなる。また、ソース・ドレイン領域表面をシリサイド化した場合に、幅細部分がフルシリサイド化してしまい、その結果、ソース・ドレイン領域中においてシリサイド・シリコン界面抵抗が増大するので、駆動力がさらに劣化してしまう。
　前記に鑑み、本発明は、ＦｉｎＦＥＴデバイスにおいてソース・ドレイン寄生抵抗に起因する特性劣化を防止することを目的とする。
　前記の目的を達成するため、本発明に係る半導体装置は、活性領域としてフィン型半導体領域を有するトランジスタを基板上に備えた半導体装置であって、前記フィン型半導体領域は、ゲート幅方向に第１の幅を持つチャネル形成領域と、前記ゲート幅方向に前記第１の幅よりも広い第２の幅を持つソース・ドレイン形成領域とを有し、前記チャネル形成領域の全体、及び前記ソース・ドレイン形成領域のうち前記チャネル形成領域の両側に隣接する部分を覆うようにゲート電極が形成されている。
　本発明に係る半導体装置によると、ソース・ドレイン形成領域全体に亘ってその第２の幅をチャネル形成領域の第１の幅よりも大きくしているため、ソース・ドレイン寄生抵抗を低減できるので、駆動力劣化を防止することができる。また、ソース・ドレイン領域の局所的フルシリサイド化を回避できるため、ソース・ドレイン領域中におけるシリサイド・シリコン界面抵抗の増大に起因する駆動力劣化を防止することもできる。
　また、本発明に係る半導体装置においては、チャネル形成領域の全体のみならず、ソース・ドレイン形成領域のうちチャネル形成領域の両側に隣接する部分をも覆うようにゲート電極が形成されているため、ゲートパターニングにおいて合わせズレや寸法ズレが生じた場合にも、チャネル領域となるべき幅細部分がソース・ドレイン領域となることがない。すなわち、合わせズレ等に起因するソース・ドレイン抵抗の増大や駆動力等の特性のバラツキを防止することができる。尚、この効果を確実に得るためには、ゲート電極とソース・ドレイン形成領域とのオーバーラップ長をチャネル形成領域の一側方につき１０ｎｍ以上に設定することが好ましい。
　本発明によると、ＦｉｎＦＥＴデバイスにおいてソース・ドレイン寄生抵抗に起因する特性劣化を防止することができる。
図１（ａ）～（ｆ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す図であり、図１（ａ）、図１（ｃ）及び図１（ｅ）は平面図であり、図１（ｂ）、図１（ｄ）及び図１（ｆ）はそれぞれ図１（ａ）、図１（ｃ）及び図１（ｅ）のＡ－Ａ’線の断面図である。 図２は図１（ｅ）のＢ－Ｂ’線の断面図である。 図３（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法におけるＦｉｎ型半導体領域のダブルパターニング工程を説明するための図である。 図４（ａ）及び（ｂ）は本発明の第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図５（ａ）～（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す図であり、図５（ａ）及び図５（ｃ）は平面図であり、図５（ｂ）及び図５（ｄ）はそれぞれ図５（ａ）及び図５（ｃ）のＡ－Ａ’線の断面図である。 図６は図５（ｃ）のＢ－Ｂ’線の断面図である。 図７（ａ）は従来のＦｉｎＦＥＴデバイスの平面図であり、図７（ｂ）は図７（ａ）のＡ－Ａ’線の断面図である。 図８（ａ）～（ｄ）は従来のＦｉｎＦＥＴデバイスの製造方法の各工程を示す図であり、図８（ａ）及び図８（ｃ）は平面図であり、図８（ｂ）及び図８（ｄ）は図８（ａ）及び図８（ｃ）のＡ－Ａ’線の断面図である。
符号の説明
　１００　　基板
　１０１　　絶縁層
　１０２　　Ｆｉｎ型半導体領域
　１０３　　ゲート絶縁膜
　１０４　　ゲート電極
　１０５　　絶縁性サイドウォールスペーサ
　１０６　　チャネル形成領域
　１０７　　ソース・ドレイン形成領域
　１０７Ａ　エクステンション領域
　１０７Ｂ　ソース・ドレイン領域
　１０８　　ポケット領域
　１１１　　第１のレジストパターン
　１１２　　第２のレジストパターン
　１２１　　ハードマスク
　１２２　　レジストパターン
　１５０　　バルク半導体基板
　１５１　　絶縁膜
　２００　　基板
　２０１　　絶縁層
　２０２　　Ｆｉｎ型半導体領域
　２０３　　ゲート絶縁膜
　２０４　　ゲート電極
　２０６　　チャネル形成領域
　２０７　　ソース・ドレイン形成領域
　２０７Ａ　エクステンション領域
　２０７Ｂ　ソース・ドレイン領域
　２０８　　ポケット領域
　（第１の実施形態）
　以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図１（ａ）～（ｆ）及び図２は、第１の実施形態に係る半導体装置、具体的にはＦｉｎＦＥＴデバイスの製造方法の各工程を示す図であり、図１（ａ）、図１（ｃ）及び図１（ｅ）は平面図であり、図１（ｂ）、図１（ｄ）及び図１（ｆ）はそれぞれ図１（ａ）、図１（ｃ）及び図１（ｅ）のＡ－Ａ’線の断面図であり、図２は図１（ｅ）のＢ－Ｂ’線の断面図である。尚、本実施形態では、ｎ型ＦｉｎＦＥＴを例として説明を行う。
　まず、図１（ａ）及び（ｂ）に示すように、基板１００上に絶縁層１０１を介して形成されたｐ型シリコンからなる半導体層（つまりＳＯＩ基板）をリソグラフィー及びエッチングを用いてパターニングすることによって、複数のＦｉｎ型半導体領域１０２を形成する。ここで、ソース・ドレイン寄生抵抗を低減するために、各Ｆｉｎ型半導体領域１０２におけるチャネル形成領域１０６の幅（以下、第１の幅という）Ｗ１と比べて、各Ｆｉｎ型半導体領域１０２におけるソース・ドレイン形成領域１０７の幅（以下、第２の幅という）Ｗ２を大きくする。例えば、第１の幅Ｗ１を５～２５ｎｍ程度に、第２の幅Ｗ２を第１の幅よりも１０ｎｍ程度以上大きく（つまり第２の幅Ｗ２を少なくとも２０ｎｍ程度以上に）設定する。
　ここで、チャネル形成領域１０６とソース・ドレイン形成領域１０７との間の境界幅（Ｆｉｎ型半導体領域１０２の幅がリソグラフィ限界により連続的に変化する領域の幅）はできるだけ小さい方が良いので、本実施形態では、ダブルパターニング技術を用いて、矩形形状の組合せからなるＦｉｎ型半導体領域１０２を形成することが好ましい。
　具体的には、例えば図３（ａ）に示すように、ソース・ドレイン形成領域１０７とチャネル形成領域１０６とを覆い且つ前記第２の幅Ｗ２を持つ第１のレジストパターン１１１を用いて、Ｆｉｎ型半導体領域１０２となるシリコン層に対して第１のエッチングを行った後、第１のレジストパターン１１１に覆われた領域のうちソース・ドレイン形成領域１０７及びチャネル形成領域１０６を除いた一対の領域を露出させる２つの開口１１２が前記第１の幅Ｗ１と同じ間隔で設けられた第２のレジストパターン（開口１１２のみ図示）を用いて、前記半導体層に対して第２のエッチングを行ってもよい。
　或いは、例えば図３（ｂ）に示すように、ソース・ドレイン形成領域１０７の中央部とチャネル形成領域１０６とを覆い且つ前記第１の幅Ｗ１を持つハードマスク１２１と、ソース・ドレイン形成領域１０７を覆うようにハードマスク１２１上に形成され且つ前記第２の幅Ｗ２を持つ一対のレジストパターン１２２とを用いて、Ｆｉｎ型半導体領域１０２となる半導体層に対してエッチングを行ってもよい。
　次に、図１（ｃ）及び（ｄ）に示すように、Ｆｉｎ型半導体領域１０２に設けられたチャネル形成領域１０６に合わせて、当該チャネル形成領域１０６の上にゲート絶縁膜１０３を介してゲート電極１０４を形成する。このとき、チャネル形成領域１０６の全体のみならず、ソース・ドレイン形成領域１０７のうちチャネル形成領域１０６の両側に隣接する部分を覆うようにゲート電極１０４を形成する。すなわち、ゲート電極１０４のゲート長方向における幅Ｌ１は、チャネル形成領域１０６のゲート長方向における幅Ｌ２（図１（ａ）参照）よりも大きい。具体的には、ゲートパターニングにおけるリソグラフィアライメント精度及び寸法精度等を考慮して、ゲート電極１０４とソース・ドレイン形成領域１０７とのオーバーラップ長をチャネル形成領域１０６の一側方につき１０～２０ｎｍ程度に（つまりチャネル形成領域１０６の両側合わせて２０～４０ｎｍ程度に）設定する。尚、前記オーバーラップ長を大きくし過ぎると、所望の駆動力が得られなくなるため、前記オーバーラップ長の上限を２０ｎｍ程度に設定している。具体的には、チャネル形成領域１０６のゲート長方向における幅Ｌ２に対して、ゲート電極１０４のゲート長方向における幅Ｌ１を大きくし過ぎると、次工程で形成されるエクステンション領域が、ソース・ドレイン形成領域１０７とチャネル形成領域１０６との境界まで到達しなくなる。その結果、ゲート電極１０４とオーバーラップするソース・ドレイン形成領域１０７のうちの一部分がチャネル領域として作用してしまい、特性が劣化するので、前記オーバーラップ長の上限を２０ｎｍ程度に設定するのである。
　次に、図１（ｅ）、（ｆ）及び図２に示すように、ゲート電極１０４をマスクとして、Ｆｉｎ型半導体領域１０２にｎ型不純物を注入してｎ型のエクステンション領域１０７Ａを形成した後、Ｆｉｎ型半導体領域１０２におけるエクステンション領域１０７Ａの下側にｐ型不純物を注入してｐ型のポケット領域１０８を形成する。ここで、Ｔｉｌｔ注入（斜めイオン注入）の使用や活性化熱処理の制御等によって、ゲート電極１０４の両端部の下側までエクステンション領域１０７Ａ及びポケット領域１０８を形成する。その後、ゲート電極１０４の両側面上に絶縁性サイドウォールスペーサ１０５を形成した後、ゲート電極１０４及び絶縁性サイドウォールスペーサ１０５をマスクとして、Ｆｉｎ型半導体領域１０２にｎ型不純物を注入してｎ型のソース・ドレイン領域１０７Ｂを形成する。ここで、エクステンション領域１０７Ａ及びポケット領域１０８は、ゲート電極１０４の両端部の下側（つまりソース・ドレイン形成領域１０７のうちゲート電極１０４とのオーバーラップ領域）から絶縁性サイドウォールスペーサ１０５の下側まで形成されている。
　最後に、図示は省略しているが、ソース・ドレイン領域１０７Ｂの表面部をシリサイド化する。
　以上に説明したように、第１の実施形態によると、ソース・ドレイン形成領域１０７の全体に亘ってその第２の幅Ｗ２をチャネル形成領域１０６の第１の幅Ｗ１よりも大きくしているため、ソース・ドレイン寄生抵抗を低減できるので、駆動力劣化を防止することができる。また、ソース・ドレイン領域の局所的フルシリサイド化を回避できるため、ソース・ドレイン領域中におけるシリサイド・シリコン界面抵抗の増大に起因する駆動力劣化を防止することもできる。
　また、第１の実施形態においては、チャネル形成領域１０６の全体のみならず、ソース・ドレイン形成領域１０７のうちチャネル形成領域１０６の両側に隣接する部分をも覆うようにゲート電極１０４が形成されている。このため、ゲートパターニングにおいて合わせズレ（アライメントずれ）や寸法ズレ等が生じた場合にも、チャネル領域となるべき幅細部分がゲート電極１０４によって覆われずにソース・ドレイン領域となることがない。従って、合わせズレ等に起因するソース・ドレイン抵抗の増大や駆動力等の特性のバラツキを防止することができる。
　尚、第１の実施形態において、Ｆｉｎ型半導体領域１０２の高さＨ（図１（ｂ）参照）が、Ｆｉｎ型半導体領域１０２の幅（チャネル形成領域１０６の第１の幅Ｗ１）よりも大きいと、微細化において有利である。具体的には、Ｆｉｎ型半導体領域１０２の高さＨは３０ｎｍ以上で且つ１００ｎｍ以下であり、Ｆｉｎ型半導体領域１０２の幅（チャネル形成領域１０６の第１の幅Ｗ１）は５ｎｍ以上で且つ２５ｎｍ以下であってもよい。
　（第１の実施形態の変形例）
　第１の実施形態においては、ＳＯＩ基板にＦｉｎ型半導体領域を形成したが、これに代えて、バルク（Ｂｕｌｋ）半導体（シリコン）基板をパターニングしてＦｉｎ型半導体領域を形成してもよい。図４（ａ）及び図４（ｂ）は、バルク半導体基板を用いた、第１の実施形態の変形例に係るＦｉｎＦＥＴデバイスの製造方法の各工程を示す断面図であり、図４（ａ）及び図４（ｂ）はそれぞれ、前述の図１（ｂ）及び図１（ｄ）に対応する図面である。尚、図４（ａ）及び図４（ｂ）において、第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
　まず、図４（ａ）に示すように、バルク半導体基板１５０に、所望の幅を持つ凸部が形成されるようにトレンチを形成した後、トレンチ底部に絶縁膜１５１を埋め込む。ここで、バルク半導体基板１５０の凸部のうち絶縁膜１５１よりも上側の部分がＦｉｎ型半導体領域１０２となる。ここで、チャネル形成領域１０６の第１の幅（Ｗ１）やソース・ドレイン形成領域１０７の第２の幅（Ｗ２）の設定については前述の通りである。
　次に、図４（ｂ）に示すように、Ｆｉｎ型半導体領域１０２に設けられるチャネル形成領域に合わせて、当該チャネル形成領域の上にゲート絶縁膜１０３を介してゲート電極１０４を形成する。ここで、ゲート電極１０４の形成領域については前述の通りである。また、その後のエクステンション領域形成工程及びそれ以降の工程についても、前述の通りである。
　以上に説明した本変形例によると、第１の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、バルク半導体基板を用いてＦｉｎＦＥＴデバイスを形成した場合には、通常のＦＥＴデバイス製造プロセスとのコンパチビリティが高くなると共にウェハに要するコストが低くなる。
　（第２の実施形態）
　以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図５（ａ）～（ｄ）及び図６は、第２の実施形態に係る半導体装置、具体的にはＦｉｎＦＥＴデバイスの製造方法の各工程を示す図であり、図５（ａ）及び図５（ｃ）は平面図であり、図５（ｂ）及び図５（ｄ）はそれぞれ図５（ａ）及び図５（ｃ）のＡ－Ａ’線の断面図であり、図６は図５（ｃ）のＢ－Ｂ’線の断面図である。尚、本実施形態では、ｎ型ＦｉｎＦＥＴを例として説明を行う。
　まず、図５（ａ）及び（ｂ）に示すように、基板２００上に絶縁層２０１を介して形成されたｐ型シリコンからなる半導体層（つまりＳＯＩ基板）をリソグラフィー及びエッチングを用いてパターニングすることによって、複数のＦｉｎ型半導体領域２０２を形成する。ここで、ソース・ドレイン寄生抵抗を低減するために、各Ｆｉｎ型半導体領域２０２におけるチャネル形成領域２０６の幅（以下、第１の幅という）Ｗ１と比べて、各Ｆｉｎ型半導体領域２０２におけるソース・ドレイン形成領域２０７の幅（以下、第２の幅という）Ｗ２を大きくする。例えば、第１の幅Ｗ１を５～２５ｎｍ程度に、第２の幅Ｗ２を第１の幅Ｗ１よりも１０ｎｍ程度以上大きく（つまり第２の幅Ｗ２を少なくとも２０ｎｍ程度以上に）設定する。
　ここで、チャネル形成領域２０６とソース・ドレイン形成領域２０７との間の境界幅（Ｆｉｎ型半導体領域２０２の幅がリソグラフィ限界により連続的に変化する領域の幅）はできるだけ小さい方が良いので、本実施形態でも、第１の実施形態と同様に、ダブルパターニング技術を用いて、矩形形状の組合せからなるＦｉｎ型半導体領域２０２を形成することが好ましい。
　次に、図５（ｃ）及び（ｄ）に示すように、Ｆｉｎ型半導体領域２０２に設けられたチャネル形成領域２０６に合わせて、当該チャネル形成領域２０６の上にゲート絶縁膜２０３を介してゲート電極２０４を形成する。このとき、チャネル形成領域２０６の全体のみならず、ソース・ドレイン形成領域２０７のうちチャネル形成領域２０６の両側に隣接する部分を覆うようにゲート電極２０４を形成する。すなわち、ゲート電極２０４のゲート長方向における幅Ｌ１は、チャネル形成領域２０６のゲート長方向における幅Ｌ２（図５（ａ）参照）よりも大きい。具体的には、ゲートパターニングにおけるリソグラフィアライメント精度及び寸法精度等を考慮して、ゲート電極２０４とソース・ドレイン形成領域２０７とのオーバーラップ長をチャネル形成領域２０６の一側方につき通常のサイドウォールスペーサ幅Ｗ程度（例えば１０～２０ｎｍ程度）に、つまりチャネル形成領域２０６の両側合わせて２Ｗ程度（例えば２０～４０ｎｍ程度）にする。尚、前記オーバーラップ長を大きくし過ぎると、所望の駆動力が得られなくなるため、前記オーバーラップ長の上限を２０ｎｍ程度に設定している。具体的には、チャネル形成領域２０６のゲート長方向における幅Ｌ２に対して、ゲート電極２０４のゲート長方向における幅Ｌ１を大きくし過ぎると、次工程で形成されるエクステンション領域が、ソース・ドレイン形成領域２０７とチャネル形成領域２０６との境界まで到達しなくなる。その結果、ゲート電極２０４とオーバーラップするソース・ドレイン形成領域２０７のうちの一部分がチャネル領域として作用してしまい、特性が劣化するので、前記オーバーラップ長の上限を２０ｎｍ程度に設定するのである。
　次に、図６に示すように、ゲート電極２０４をマスクとして、Ｆｉｎ型半導体領域２０２にｎ型不純物を注入してｎ型のエクステンション領域２０７Ａを形成した後、Ｆｉｎ型半導体領域２０２におけるエクステンション領域２０７Ａの下側にｐ型不純物を注入してｐ型のポケット領域２０８を形成する。ここで、Ｔｉｌｔ注入（基板面法線方向に対する傾き角が例えば１０～４５°程度）の使用や活性化熱処理の制御等によって、ゲート電極２０４の両端部の下側までエクステンション領域２０７Ａ及びポケット領域２０８を形成する。その後、本実施形態では、絶縁性サイドウォールスペーサを形成することなく、ゲート電極２０４をマスクとして、Ｆｉｎ型半導体領域２０２にｎ型不純物を注入してｎ型のソース・ドレイン領域２０７Ｂを形成する。これにより、エクステンション領域２０７Ａは、ソース・ドレイン形成領域２０７のうちゲート電極２０４とのオーバーラップ領域のみに形成される。
　最後に、図示は省略しているが、ソース・ドレイン領域２０７Ｂの表面部をシリサイド化する。
　以上に説明したように、第２の実施形態によると、ソース・ドレイン形成領域２０７の全体に亘ってその第２の幅Ｗ２をチャネル形成領域２０６の第１の幅Ｗ１よりも大きくしているため、ソース・ドレイン寄生抵抗を低減できるので、駆動力劣化を防止することができる。また、ソース・ドレイン領域の局所的フルシリサイド化を回避できるため、ソース・ドレイン領域中におけるシリサイド・シリコン界面抵抗の増大に起因する駆動力劣化を防止することもできる。
　また、第２の実施形態においては、チャネル形成領域２０６の全体のみならず、ソース・ドレイン形成領域２０７のうちチャネル形成領域２０６の両側に隣接する部分をも覆うようにゲート電極２０４が形成されている。このため、ゲートパターニングにおいて合わせズレ（アライメントずれ）や寸法ズレ等が生じた場合にも、チャネル領域となるべき幅細部分がゲート電極２０４によって覆われずにソース・ドレイン領域となることがない。従って、合わせズレ等に起因するソース・ドレイン抵抗の増大や駆動力等の特性のバラツキを防止することができる。
　さらに、第２の実施形態によると、以上のような第１の実施形態と同様の効果に加えて、サイドウォールスペーサ形成工程を省略することにより工程を簡素化できるという効果が得られる。
　尚、第２の実施形態において、Ｆｉｎ型半導体領域２０２の高さＨ（図５（ｂ）参照）が、Ｆｉｎ型半導体領域２０２の幅（チャネル形成領域２０６の第１の幅Ｗ１）よりも大きいと、微細化において有利である。具体的には、Ｆｉｎ型半導体領域２０２の高さＨは３０ｎｍ以上で且つ１００ｎｍ以下であり、Ｆｉｎ型半導体領域２０２の幅（チャネル形成領域２０６の第１の幅Ｗ１）は５ｎｍ以上で且つ２５ｎｍ以下であってもよい。
　また、第２の実施形態においては、ＳＯＩ基板にＦｉｎ型半導体領域を形成したが、これに代えて、バルク半導体基板をパターニングしてＦｉｎ型半導体領域を形成してもよい。このようにすると、通常のＦＥＴデバイス製造プロセスとのコンパチビリティが高くなると共にウェハに要するコストが低くなる。
　以上に説明したように、本発明は、ＦｉｎＦＥＴの特性劣化抑制に有用である。

Claims (19)

  1. 　活性領域としてフィン型半導体領域を有するトランジスタを基板上に備えた半導体装置であって、
    　前記フィン型半導体領域は、ゲート幅方向に第１の幅を持つチャネル形成領域と、前記ゲート幅方向に前記第１の幅よりも広い第２の幅を持つソース・ドレイン形成領域とを有し、
    　前記チャネル形成領域の全体、及び前記ソース・ドレイン形成領域のうち前記チャネル形成領域の両側に隣接する部分を覆うようにゲート電極が形成されていることを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記ソース・ドレイン形成領域のうち前記ゲート電極とオーバーラップする部分にエクステンション領域が形成されていることを特徴とする半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記ゲート電極の両側面上には絶縁性サイドウォールスペーサが形成されており、
    　前記エクステンション領域は、前記絶縁性サイドウォールスペーサの下側まで形成されていることを特徴とする半導体装置。
  4. 　請求項２に記載の半導体装置において、
    　前記ゲート電極の両側面上に絶縁性サイドウォールスペーサが形成されていないことを特徴とする半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記フィン型半導体領域における前記エクステンション領域の下側にポケット領域が形成されていることを特徴とする半導体装置。
  6. 　請求項１に記載の半導体装置において、
    　前記基板と前記フィン型半導体領域との間に絶縁層が形成されていることを特徴とする半導体装置。
  7. 　請求項１に記載の半導体装置において、
    　前記基板は、前記フィン型半導体領域となる凸部を有する半導体基板であることを特徴とする半導体装置。
  8. 　請求項１に記載の半導体装置において、
    　前記ゲート電極と前記ソース・ドレイン形成領域とのオーバーラップ長は１０ｎｍ以上で且つ２０ｎｍ以下であることを特徴とする半導体装置。
  9. 　請求項１～８のいずれか１項に記載の半導体装置において、
    　前記フィン型半導体領域の高さは、前記チャネル形成領域の前記第１の幅よりも大きいことを特徴とする半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　前記フィン型半導体領域の高さは３０ｎｍ以上で且つ１００ｎｍ以下であり、
    　前記チャネル形成領域の前記第１の幅は５ｎｍ以上で且つ２５ｎｍ以下であることを特徴とする半導体装置。
  11. 　ゲート幅方向に第１の幅を持つチャネル形成領域と、前記ゲート幅方向に前記第１の幅よりも広い第２の幅を持つソース・ドレイン形成領域とを有するフィン型半導体領域を基板上に形成する工程（ａ）と、
    　前記チャネル形成領域の全体、及び前記ソース・ドレイン形成領域のうち前記チャネル形成領域の両側に隣接する部分を覆うようにゲート電極を形成する工程（ｂ）とを備えていることを特徴とする半導体装置の製造方法。
  12. 　請求項１１に記載の半導体装置の製造方法において、
    　前記工程（ａ）において、ダブルパターニング技術を用いて前記フィン型半導体領域を形成することを特徴とする半導体装置の製造方法。
  13. 　請求項１２に記載の半導体装置の製造方法において、
    　前記工程（ａ）は、前記ソース・ドレイン形成領域と前記チャネル形成領域とを覆い且つ前記第２の幅を持つ第１のレジストパターンを用いて、前記フィン型半導体領域となる半導体層に対して第１のエッチングを行った後、前記第１のレジストパターンに覆われた領域のうち前記ソース・ドレイン形成領域及び前記チャネル形成領域を除いた一対の領域を露出させる２つの開口が前記第１の幅と同じ間隔で設けられた第２のレジストパターンを用いて、前記半導体層に対して第２のエッチングを行う工程を含むことを特徴とする半導体装置の製造方法。
  14. 　請求項１２に記載の半導体装置の製造方法において、
    　前記工程（ａ）は、前記ソース・ドレイン形成領域の中央部と前記チャネル形成領域とを覆い且つ前記第１の幅を持つハードマスクと、前記ソース・ドレイン形成領域を覆うように前記ハードマスク上に形成され且つ前記第２の幅を持つ一対のレジストパターンとを用いて、前記フィン型半導体領域となる半導体層に対してエッチングを行う工程を含むことを特徴とする半導体装置の製造方法。
  15. 　請求項１１～１４のいずれか１項に記載の半導体装置の製造方法において、
    　前記工程（ｂ）の後に、前記ソース・ドレイン形成領域のうち前記ゲート電極とオーバーラップする部分に不純物を注入してエクステンション領域を形成する工程（ｃ）をさらに備えていることを特徴とする半導体装置の製造方法。
  16. 　請求項１５に記載の半導体装置の製造方法において、
    　前記工程（ｃ）の後に、前記ゲート電極の両側面上に絶縁性サイドウォールスペーサを形成する工程（ｄ）をさらに備えていることを特徴とする半導体装置の製造方法。
  17. 　請求項１５に記載の半導体装置の製造方法において、
    　前記工程（ｃ）において、Ｔｉｌｔ注入を用いて前記エクステンション領域を形成することを特徴とする半導体装置の製造方法。
  18. 　請求項１５に記載の半導体装置の製造方法において、
    　前記工程（ｂ）の後に、前記フィン型半導体領域における前記エクステンション領域の下側に不純物を注入してポケット領域を形成する工程（ｅ）をさらに備えていることを特徴とする半導体装置の製造方法。
  19. 　請求項１８に記載の半導体装置の製造方法において、
    　前記工程（ｅ）において、Ｔｉｌｔ注入を用いて前記ポケット領域を形成することを特徴とする半導体装置の製造方法。
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