JPH05343319A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05343319A JPH05343319A JP4149491A JP14949192A JPH05343319A JP H05343319 A JPH05343319 A JP H05343319A JP 4149491 A JP4149491 A JP 4149491A JP 14949192 A JP14949192 A JP 14949192A JP H05343319 A JPH05343319 A JP H05343319A
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- substrate
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Abstract
(57)【要約】
【目的】 本発明は、精度良くマスク合わせすることの
できる半導体装置の製造方法を得ることを目的とする。 【構成】 ＩｎＰ基板（１）上に、第１のアライメント
マーク（２）を形成する。この第１のアライメントマー
ク（２）を使用して、ＩｎＰ基板１の表面にリセス部
（３）を形成する。次に、全面にエピ層（４）を成長さ
せる。この後、第１のアライメントマーク（２）を用い
て第２のアライメントマーク（５）をエピ層（４）の表
面に形成する。この第２のアライメントマーク（５）を
用いてマスク合わせをし、ＵＶ露光を行って各素子を形
成するための選択的エッチングをすることにより、集積
回路を形成することができる。上述の方法によれば、第
２のアライメントマーク（５）を用いてマスク合わせを
することができるので、エピ層（４）の成長後であって
も各工程毎に精度良くアライメントを行うことができ
る。
できる半導体装置の製造方法を得ることを目的とする。 【構成】 ＩｎＰ基板（１）上に、第１のアライメント
マーク（２）を形成する。この第１のアライメントマー
ク（２）を使用して、ＩｎＰ基板１の表面にリセス部
（３）を形成する。次に、全面にエピ層（４）を成長さ
せる。この後、第１のアライメントマーク（２）を用い
て第２のアライメントマーク（５）をエピ層（４）の表
面に形成する。この第２のアライメントマーク（５）を
用いてマスク合わせをし、ＵＶ露光を行って各素子を形
成するための選択的エッチングをすることにより、集積
回路を形成することができる。上述の方法によれば、第
２のアライメントマーク（５）を用いてマスク合わせを
することができるので、エピ層（４）の成長後であって
も各工程毎に精度良くアライメントを行うことができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、段差を有する基板上
に、エピタキシャル層を積層してなる半導体装置の製造
方法に関するものである。
に、エピタキシャル層を積層してなる半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】一般に、段差（リセス部）を有する基板
上にエピタキシャル層（以下、エピ層という）を形成し
て作製される半導体装置を製造する場合は、まず、基板
に形成したアライメントマークを使用してその基板にリ
セス部を設ける。その後、基板全面にエピ層を成長させ
て、先に使用したアライメントマークを再度使用するこ
とによりエピ層をパターンニングしていた。
上にエピタキシャル層（以下、エピ層という）を形成し
て作製される半導体装置を製造する場合は、まず、基板
に形成したアライメントマークを使用してその基板にリ
セス部を設ける。その後、基板全面にエピ層を成長させ
て、先に使用したアライメントマークを再度使用するこ
とによりエピ層をパターンニングしていた。
【０００３】例えば図４に示すように、リセス部３を有
する基板１上に、ＨＥＭＴ（高移動度トランジスタ）１
０やｐｉｎＰＤ（ｐｉｎ型フォトダイオード）１１等の
半導体素子が集積されてなる半導体装置を製造する場
合、始めに基板１の表面にアライメントマーク（図示せ
ず）を形成し、そのマークを用いて所定の位置にリセス
部３を設ける。その後、全面にエピ層４を成長させ、再
び同じアライメントマークを用いてエピ層をそれぞれの
素子形状にパターンニングする。
する基板１上に、ＨＥＭＴ（高移動度トランジスタ）１
０やｐｉｎＰＤ（ｐｉｎ型フォトダイオード）１１等の
半導体素子が集積されてなる半導体装置を製造する場
合、始めに基板１の表面にアライメントマーク（図示せ
ず）を形成し、そのマークを用いて所定の位置にリセス
部３を設ける。その後、全面にエピ層４を成長させ、再
び同じアライメントマークを用いてエピ層をそれぞれの
素子形状にパターンニングする。
【０００４】上述の製造方法により、種々の半導体素子
が集積された装置を、少ない工程数で容易に得ることが
できる。
が集積された装置を、少ない工程数で容易に得ることが
できる。
【０００５】なお、この方法についての矢野らによるに
報告が、“JOURNAL OF LIGHTWAVE TECHNOLOGY, VOL. 8,
NO.9,SEPTEMBER 1990 p.1328-p.1333 ”に詳細に記載
されている。
報告が、“JOURNAL OF LIGHTWAVE TECHNOLOGY, VOL. 8,
NO.9,SEPTEMBER 1990 p.1328-p.1333 ”に詳細に記載
されている。
【０００６】
【発明が解決しようとする課題】しかし上述の製造方法
では、アライメントマークが既に形成されている基板上
にエピ層を成長させている。このため、そのアライメン
トマークを用いてマスク合わせを行う際、エピタキシャ
ル層の面方位のずれ等によってアライメントマークの形
状にだれが生じて変形してしまったり、さらに、エピ層
の存在によって、露光装置の自動焦点調節が不正確とな
ってしまう。このため、マスク合わせ以後の工程でパタ
ーンのアライメントずれが生じたり、あるいは、露光装
置がそのアライメントマークを認識することができず
に、必要とする解像度を得ることができない、という問
題が生じていた。
では、アライメントマークが既に形成されている基板上
にエピ層を成長させている。このため、そのアライメン
トマークを用いてマスク合わせを行う際、エピタキシャ
ル層の面方位のずれ等によってアライメントマークの形
状にだれが生じて変形してしまったり、さらに、エピ層
の存在によって、露光装置の自動焦点調節が不正確とな
ってしまう。このため、マスク合わせ以後の工程でパタ
ーンのアライメントずれが生じたり、あるいは、露光装
置がそのアライメントマークを認識することができず
に、必要とする解像度を得ることができない、という問
題が生じていた。
【０００７】本発明は、上述の問題を解決する半導体装
置の製造方法を得ることを目的とする。
置の製造方法を得ることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、基板上にエピ
タキシャル層を成長させ、そのエピタキシャル層をパタ
ーンニングして半導体素子を形成する半導体装置の製造
方法において、基板の表面に第１のアライメントマーク
を形成し、その第１のアライメントマークを利用して基
板の表面にパターンを形成する第１の工程と、基板上に
エピタキシャル層を成長させた後、第１のアライメント
マークを用いてエピタキシャル層の表面に第２のアライ
メントマークを形成する第２の工程と、第２のアライメ
ントマークを用いて前記エピタキシャル層に他のパター
ンを形成する第３の工程とを備えることを特徴とする。
タキシャル層を成長させ、そのエピタキシャル層をパタ
ーンニングして半導体素子を形成する半導体装置の製造
方法において、基板の表面に第１のアライメントマーク
を形成し、その第１のアライメントマークを利用して基
板の表面にパターンを形成する第１の工程と、基板上に
エピタキシャル層を成長させた後、第１のアライメント
マークを用いてエピタキシャル層の表面に第２のアライ
メントマークを形成する第２の工程と、第２のアライメ
ントマークを用いて前記エピタキシャル層に他のパター
ンを形成する第３の工程とを備えることを特徴とする。
【０００９】前述の第２の工程では、エピタキシャル層
の成長後、そのエピタキシャル層のうち第１のアライメ
ントマークを覆う領域を基板に対し垂直方向に除去し、
その後第１のアライメントマークを使用することもでき
る。
の成長後、そのエピタキシャル層のうち第１のアライメ
ントマークを覆う領域を基板に対し垂直方向に除去し、
その後第１のアライメントマークを使用することもでき
る。
【００１０】さらに、基板表面にパターンを形成する
際、その基板表面のうち第２のアライメントマークが形
成される領域に相当する部分を、基板の垂直方向に所定
の深さだけ予め除去しておき、その後にエピタキシャル
層を成長させることもできる。なお、その所定の深さ
は、基板の表面と第２のアライメントマークの上面が略
同一水準となる深さであることが望ましい。
際、その基板表面のうち第２のアライメントマークが形
成される領域に相当する部分を、基板の垂直方向に所定
の深さだけ予め除去しておき、その後にエピタキシャル
層を成長させることもできる。なお、その所定の深さ
は、基板の表面と第２のアライメントマークの上面が略
同一水準となる深さであることが望ましい。
【００１１】
【作用】本発明によれば、始めに形成した第１のアライ
メントマークを用いて、エピ層成長後にその層の表面に
新たに第２のアライメントマークを形成する。これによ
り、以後の工程でエピ層をパターンニングして素子形成
を行う際、複数回繰り返されるマスク合わせのときにそ
の第２のアライメントマークを使用することができる。
このエピ層表面に形成された第２のアライメントマーク
はその形状のまま最終工程まで残存するので、多数の工
程を経ても良好なアライメント精度を維持することがで
きる。
メントマークを用いて、エピ層成長後にその層の表面に
新たに第２のアライメントマークを形成する。これによ
り、以後の工程でエピ層をパターンニングして素子形成
を行う際、複数回繰り返されるマスク合わせのときにそ
の第２のアライメントマークを使用することができる。
このエピ層表面に形成された第２のアライメントマーク
はその形状のまま最終工程まで残存するので、多数の工
程を経ても良好なアライメント精度を維持することがで
きる。
【００１２】また、第２のアライメントマークを形成す
る際に、第１のアライメントマークを覆う領域のエピ層
を除去することにより、第１のアライメントマークの形
状がその形成直後の形状に近付く。しかも、用いる露光
装置が第１のアライメントマーク形状を直接的に認識す
ることが可能になる。このため、第２のアライメントマ
ーク形成時のアライメント精度を上げることができる。
る際に、第１のアライメントマークを覆う領域のエピ層
を除去することにより、第１のアライメントマークの形
状がその形成直後の形状に近付く。しかも、用いる露光
装置が第１のアライメントマーク形状を直接的に認識す
ることが可能になる。このため、第２のアライメントマ
ーク形成時のアライメント精度を上げることができる。
【００１３】さらに、第２のアライメントマークを形成
する領域の基板表面を予め所定の厚さだけ除去し、その
後にエピ層を成長させて第２のアライメントマークを形
成することによって、実質的にそのマークを基板表面に
埋め込んで形成することになる。特に、基板表面と第２
のアライメントマークの上面とをほぼ同一水準とするこ
とにより、露光装置の自動焦点調節を正確に行うことが
できる。
する領域の基板表面を予め所定の厚さだけ除去し、その
後にエピ層を成長させて第２のアライメントマークを形
成することによって、実質的にそのマークを基板表面に
埋め込んで形成することになる。特に、基板表面と第２
のアライメントマークの上面とをほぼ同一水準とするこ
とにより、露光装置の自動焦点調節を正確に行うことが
できる。
【００１４】
【実施例】以下、本発明の実施例について説明する。
【００１５】図１は、本発明に係る製造方法の第１の実
施例を示す工程図である。まず、ＩｎＰ基板１上に、塩
酸系エッチャントを用いて通常の方法により第１のアラ
イメントマーク２を形成する（同図（ａ）図示）。この
第１のアライメントマーク２を使用して、フォトリソグ
ラフィによりＩｎＰ基板１の表面に深さ２μｍ程度のリ
セス部３を形成する（同図（ｂ）図示）。このリセス部
３には、後の工程で、例えばメサ型のｐｉｎＰＤ等の素
子が形成される。次に、基板１の全面に、ｐｉｎＰＤや
ＨＥＭＴ等の素子を形成するため、ＯＭＶＰＥ（有機金
属気相エピタキシャル法）によりエピ層４を成長させる
（同図（ｃ）図示）。このとき、基板温度を６５０℃、
圧力を６０Ｔｏｒｒに設定し、 III族の原料ガスとして
ＴＭＩ（トリメチルインジウム）、ＴＥＧ（トリエチル
ガリウム）、ＴＭＡ（トリメチルアルミニウム）を、Ｖ
族の原料ガスとしてＡｓＨ3 とＰＨ3 を用いる。これに
より、ＩｎＰ層、ＧａＩｎＡｓ層、ＡｌＩｎＡｓ層を所
望の順にエピタキシャル成長する。
施例を示す工程図である。まず、ＩｎＰ基板１上に、塩
酸系エッチャントを用いて通常の方法により第１のアラ
イメントマーク２を形成する（同図（ａ）図示）。この
第１のアライメントマーク２を使用して、フォトリソグ
ラフィによりＩｎＰ基板１の表面に深さ２μｍ程度のリ
セス部３を形成する（同図（ｂ）図示）。このリセス部
３には、後の工程で、例えばメサ型のｐｉｎＰＤ等の素
子が形成される。次に、基板１の全面に、ｐｉｎＰＤや
ＨＥＭＴ等の素子を形成するため、ＯＭＶＰＥ（有機金
属気相エピタキシャル法）によりエピ層４を成長させる
（同図（ｃ）図示）。このとき、基板温度を６５０℃、
圧力を６０Ｔｏｒｒに設定し、 III族の原料ガスとして
ＴＭＩ（トリメチルインジウム）、ＴＥＧ（トリエチル
ガリウム）、ＴＭＡ（トリメチルアルミニウム）を、Ｖ
族の原料ガスとしてＡｓＨ3 とＰＨ3 を用いる。これに
より、ＩｎＰ層、ＧａＩｎＡｓ層、ＡｌＩｎＡｓ層を所
望の順にエピタキシャル成長する。
【００１６】この後、第１のアライメントマーク２を用
い、上述のエピ層４の表面に第２のアライメントマーク
５を新たに形成する（図１（ｄ）図示）。このとき、第
１のアライメントマーク２がその表面に積層されるエピ
層４によって多少変形していても、そのマーク２を用い
て得られる第２のアライメントマーク５を使用すること
によって、所望のパターンがリセス部３内に形成できる
程度の変形であればかまわない。この後、さらにエピ層
４にｐｉｎＰＤやＨＥＭＴ等の素子を形成する操作を続
行する際には、この第２のアライメントマーク５を用い
て各素子のパターン形成のためのマスク合わせをする。
その後、通常のＵＶ露光を行い、エピ層４のみを選択的
に除去するエッチャントでエッチングを行う。これによ
り、メサ形成・素子分離等を行い、所望の装置を形成す
る。
い、上述のエピ層４の表面に第２のアライメントマーク
５を新たに形成する（図１（ｄ）図示）。このとき、第
１のアライメントマーク２がその表面に積層されるエピ
層４によって多少変形していても、そのマーク２を用い
て得られる第２のアライメントマーク５を使用すること
によって、所望のパターンがリセス部３内に形成できる
程度の変形であればかまわない。この後、さらにエピ層
４にｐｉｎＰＤやＨＥＭＴ等の素子を形成する操作を続
行する際には、この第２のアライメントマーク５を用い
て各素子のパターン形成のためのマスク合わせをする。
その後、通常のＵＶ露光を行い、エピ層４のみを選択的
に除去するエッチャントでエッチングを行う。これによ
り、メサ形成・素子分離等を行い、所望の装置を形成す
る。
【００１７】上述の方法によれば、エピ層４の表面に形
成された第２のアライメントマーク５を用いて、素子形
成のためのマスク合わせをすることができる。このた
め、エピ層４の成長後であっても各工程毎に繰り返され
るアライメント精度を良好に保つことができる。
成された第２のアライメントマーク５を用いて、素子形
成のためのマスク合わせをすることができる。このた
め、エピ層４の成長後であっても各工程毎に繰り返され
るアライメント精度を良好に保つことができる。
【００１８】次に、本発明に係る第２の実施例につい
て、図２を用いて説明する。
て、図２を用いて説明する。
【００１９】まず、第１の実施例と同様にして、ＩｎＰ
基板１上に第１のアライメントマーク２を形成する（同
図（ａ）図示）。この第１のアライメントマーク２を使
用して、ＩｎＰ基板１の表面にリセス部３を形成する
（同図（ｂ）図示）。その後、基板１の全面に、ＯＭＶ
ＰＥによりエピ層４を成長させる（同図（ｃ）図示）。
ここで、第１のアライメントマーク２を使用してエピ層
４をパターンニングしようとする場合、そのアライメン
トマーク２の形状にだれが生じる等して露光装置がその
マーク２を十分に検出できないときには、以下の工程を
経ることとする。まず全面にレジスト材６を塗布し、ア
ライメントマークを用いずに露光するファースト露光法
を行うことによって、第１のアライメントマーク２上に
開口７を設ける（同図（ｄ）図示）。ここで開口７のサ
イズは、露光装置のアライメント精度を考慮し、第１ア
ライメントマーク２より大きい面積とする。開口７の形
成後、リン酸を主成分とするエッチャントを用いて露出
しているエピ層４を除去していく。このとき、エピ層４
を第１のアライメントマーク２が露出するまでエッチン
グすることが望ましく（同図（ｅ）図示）、この場合は
新たに第２のアライメントマーク５を形成せずに、露出
した第１のアライメントマークを後の工程で用いること
ができる。しかし、ＩｎＰ基板１の直ぐ上に積層される
エピ層はＩｎＰ層であることが多く、その場合は、Ｉｎ
Ｐをストッパとするエッチャントを用いていては第１の
アライメントマーク２が完全に露出するまでエッチング
を続けることは困難である。そこで、露光装置が第１の
アライメントマーク２をもとの形状に近い状態で認識で
きるようになれば、エピ層４を完全に除去する必要はな
く、アライメントマーク２上にエピ層が多少残存してい
ても良い（同図破線部図示）。次に、レジスト材６を除
去した後、上述の第１のアライメントマーク２を用いて
マスク合わせをし、エピ層４の表面に第２のアライメン
トマーク５を形成する （同図（ｆ）図示）。以後の工
程では、第１の実施例同様、このアライメントマーク５
を用いてパターン形成のためのマスク合わせを行う。
基板１上に第１のアライメントマーク２を形成する（同
図（ａ）図示）。この第１のアライメントマーク２を使
用して、ＩｎＰ基板１の表面にリセス部３を形成する
（同図（ｂ）図示）。その後、基板１の全面に、ＯＭＶ
ＰＥによりエピ層４を成長させる（同図（ｃ）図示）。
ここで、第１のアライメントマーク２を使用してエピ層
４をパターンニングしようとする場合、そのアライメン
トマーク２の形状にだれが生じる等して露光装置がその
マーク２を十分に検出できないときには、以下の工程を
経ることとする。まず全面にレジスト材６を塗布し、ア
ライメントマークを用いずに露光するファースト露光法
を行うことによって、第１のアライメントマーク２上に
開口７を設ける（同図（ｄ）図示）。ここで開口７のサ
イズは、露光装置のアライメント精度を考慮し、第１ア
ライメントマーク２より大きい面積とする。開口７の形
成後、リン酸を主成分とするエッチャントを用いて露出
しているエピ層４を除去していく。このとき、エピ層４
を第１のアライメントマーク２が露出するまでエッチン
グすることが望ましく（同図（ｅ）図示）、この場合は
新たに第２のアライメントマーク５を形成せずに、露出
した第１のアライメントマークを後の工程で用いること
ができる。しかし、ＩｎＰ基板１の直ぐ上に積層される
エピ層はＩｎＰ層であることが多く、その場合は、Ｉｎ
Ｐをストッパとするエッチャントを用いていては第１の
アライメントマーク２が完全に露出するまでエッチング
を続けることは困難である。そこで、露光装置が第１の
アライメントマーク２をもとの形状に近い状態で認識で
きるようになれば、エピ層４を完全に除去する必要はな
く、アライメントマーク２上にエピ層が多少残存してい
ても良い（同図破線部図示）。次に、レジスト材６を除
去した後、上述の第１のアライメントマーク２を用いて
マスク合わせをし、エピ層４の表面に第２のアライメン
トマーク５を形成する （同図（ｆ）図示）。以後の工
程では、第１の実施例同様、このアライメントマーク５
を用いてパターン形成のためのマスク合わせを行う。
【００２０】上述の方法によれば、第１のアライメント
マーク２の形状を露光装置が明確に認識しやすくなるた
め、第２のアライメントマーク５をエピ層４の表面に容
易に形成することができる図３は、本発明に係る第３の
実施例を示す工程図である。まず、第１あるいは第２の
実施例と同様にして、ＩｎＰ基板１上に第１のアライメ
ントマーク２を形成する（図３（ａ）図示）。このと
き、第２のアライメントマークが形成される領域８の基
板１の表面を所定の深さだけエッチングする（同図
（ｂ）図示）。このときの除去の深さは、その部分に第
２のアライメントマークが形成されても、基板１の表面
と第２のアライメントマークの上面の表面がほぼ平坦に
なる深さとするとよい。次に、全面にエピ層４を成長さ
せ（同図（ｃ）図示）、第１のアライメントマーク２を
用いてマスク合わせをし、エピ層４の表面に第２のアラ
イメントマーク５を形成する。以下、このアライメント
マーク５を用いて第１あるいは第２の実施例同様、素子
形成のためのパターンニングを行う。
マーク２の形状を露光装置が明確に認識しやすくなるた
め、第２のアライメントマーク５をエピ層４の表面に容
易に形成することができる図３は、本発明に係る第３の
実施例を示す工程図である。まず、第１あるいは第２の
実施例と同様にして、ＩｎＰ基板１上に第１のアライメ
ントマーク２を形成する（図３（ａ）図示）。このと
き、第２のアライメントマークが形成される領域８の基
板１の表面を所定の深さだけエッチングする（同図
（ｂ）図示）。このときの除去の深さは、その部分に第
２のアライメントマークが形成されても、基板１の表面
と第２のアライメントマークの上面の表面がほぼ平坦に
なる深さとするとよい。次に、全面にエピ層４を成長さ
せ（同図（ｃ）図示）、第１のアライメントマーク２を
用いてマスク合わせをし、エピ層４の表面に第２のアラ
イメントマーク５を形成する。以下、このアライメント
マーク５を用いて第１あるいは第２の実施例同様、素子
形成のためのパターンニングを行う。
【００２１】上述の方法によれば、アライメントマーク
５を実質的に基板１の表面に埋め込んで形成することに
なり、基板１の表面とマーク５の上面とがほぼ同一の水
準となって基板表面に生じる段差を小さくすることがで
きる。このため、露光時における焦点調節を正確に行う
ことが可能になる。
５を実質的に基板１の表面に埋め込んで形成することに
なり、基板１の表面とマーク５の上面とがほぼ同一の水
準となって基板表面に生じる段差を小さくすることがで
きる。このため、露光時における焦点調節を正確に行う
ことが可能になる。
【００２２】上記第３の実施例において、第１のアライ
メントマーク２を鮮明に認識することができない場合
は、第２の実施例と同様、予めそのアライメントマーク
２を覆う領域のエピ層４を除去しておくことが可能であ
る。
メントマーク２を鮮明に認識することができない場合
は、第２の実施例と同様、予めそのアライメントマーク
２を覆う領域のエピ層４を除去しておくことが可能であ
る。
【００２３】なお、エピ層の形成条件等はここに述べた
ものに限る必要はなく、用いる材料や目的とする素子の
特性を得るために変更することが可能である。
ものに限る必要はなく、用いる材料や目的とする素子の
特性を得るために変更することが可能である。
【００２４】
【発明の効果】以上説明したように本発明によれば、マ
スク合わせのときに新たに形成した第２のアライメント
マークを使用することができ、多数の工程を経ても良好
なアライメント精度を維持することができる。
スク合わせのときに新たに形成した第２のアライメント
マークを使用することができ、多数の工程を経ても良好
なアライメント精度を維持することができる。
【００２５】また、第１のアライメントマークを覆う領
域のエピ層を除去することにより、第１のアライメント
マークの形状がその形成直後の形状に近付くため、第２
のアライメントマーク形成時のアライメント精度を上げ
ることができる。
域のエピ層を除去することにより、第１のアライメント
マークの形状がその形成直後の形状に近付くため、第２
のアライメントマーク形成時のアライメント精度を上げ
ることができる。
【００２６】さらに、第２のアライメントマークを基板
表面から突出することなく形成することも可能であるた
め、基板表面での段差が小さくなり、露光装置の焦点調
節を正確に行うことができる。
表面から突出することなく形成することも可能であるた
め、基板表面での段差が小さくなり、露光装置の焦点調
節を正確に行うことができる。
【００２７】このように、エピ層の成長後にアライメン
トマークを形成し直すことで以後の工程でのアライメン
ト精度を良好に維持することができるので、段差を有す
る基板上にエピ層が形成された構造の光受信ＯＥＩＣ
（optoelectronic integratedcircuit）等の製造に効果
的に利用することができる。
トマークを形成し直すことで以後の工程でのアライメン
ト精度を良好に維持することができるので、段差を有す
る基板上にエピ層が形成された構造の光受信ＯＥＩＣ
（optoelectronic integratedcircuit）等の製造に効果
的に利用することができる。
【図１】本発明に係る半導体装置の製造方法の第１の実
施例を示す工程図である。
施例を示す工程図である。
【図２】本発明に係る半導体装置の製造方法の第２の実
施例を示す工程図である。
施例を示す工程図である。
【図３】本発明に係る半導体装置の製造方法の第３の実
施例を示す工程図である。
施例を示す工程図である。
【図４】半導体素子が集積して形成された装置の断面概
略図である。
略図である。
１…基板、２…第１のアライメントマーク、３…リセス
部、４…エピタキシャル層、５…第２のアライメントマ
ーク。
部、４…エピタキシャル層、５…第２のアライメントマ
ーク。
Claims (4)
- 【請求項１】 基板上にエピタキシャル層を成長させ、
そのエピタキシャル層をパターンニングして半導体素子
を形成する半導体装置の製造方法において、 前記基板の表面に第１のアライメントマークを形成し、
その第１のアライメントマークを用いて前記基板の表面
に、段差からなるパターンを形成する第１の工程と、 前記基板の全面にエピタキシャル層を成長させた後、前
記第１のアライメントマークを利用して前記エピタキシ
ャル層の表面に第２のアライメントマークを形成する第
２の工程と、 前記第２のアライメントマークを用いて前記エピタキシ
ャル層に他のパターンを形成する第３の工程とを備える
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２の工程は、前記エピタキシャル
層の成長後、そのエピタキシャル層のうち前記第１のア
ライメントマークを覆う領域を前記基板に対し垂直方向
に除去し、その後該第１のアライメントマークを用いる
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記一のパターンを形成する際、前記基
板表面のうち前記第２のアライメントマークが形成され
る領域に相当する部分を、該基板の垂直方向に所定の深
さ除去する請求項１または２記載の半導体装置の製造方
法。 - 【請求項４】 前記所定の深さは、前記基板の表面と前
記第２のアライメントマークの上面が略同一水準となる
深さである請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149491A JPH05343319A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149491A JPH05343319A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343319A true JPH05343319A (ja) | 1993-12-24 |
Family
ID=15476317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4149491A Pending JPH05343319A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343319A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100610717B1 (ko) * | 1998-05-11 | 2006-08-09 | 소니 가부시끼 가이샤 | 반도체 장치의 제조 방법 |
| WO2011064997A1 (ja) * | 2009-11-26 | 2011-06-03 | 住友化学株式会社 | 半導体基板及び半導体基板の製造方法 |
| JP2012004173A (ja) * | 2010-06-14 | 2012-01-05 | Fuji Electric Co Ltd | 超接合半導体装置の製造方法 |
| US8435865B2 (en) | 2010-05-20 | 2013-05-07 | Fuji Electric Co., Ltd. | Method of manufacturing super-junction semiconductor device |
| JP2015154075A (ja) * | 2014-02-11 | 2015-08-24 | サムスン エレクトロニクス カンパニー リミテッド | ウェハーの製造方法及びそれによって製造されたウェハー |
| US9252106B2 (en) | 2013-08-09 | 2016-02-02 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
-
1992
- 1992-06-09 JP JP4149491A patent/JPH05343319A/ja active Pending
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