KR0135052B1 - 얼라인패턴 형성방법 - Google Patents

얼라인패턴 형성방법

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KR0135052B1
KR0135052B1 KR1019940009923A KR19940009923A KR0135052B1 KR 0135052 B1 KR0135052 B1 KR 0135052B1 KR 1019940009923 A KR1019940009923 A KR 1019940009923A KR 19940009923 A KR19940009923 A KR 19940009923A KR 0135052 B1 KR0135052 B1 KR 0135052B1
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전표만
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Abstract

본 발명은 에피층의 성장전에 실리콘과 산화막에 대한 선택적에피성장특성을 이용하여 얼라인패턴의 이동, 없어짐, 변형 등을 방지하도록 한 얼라인패턴형성방법에 관한 것이다.
본 발명의 구성은 얼라인패턴형성방법에 있어서, 기판 위에 제1산화막을 형성시킨 후, 상기 제1산화막의 소정 영역을 제거하여 상기 기판의 일부를 노출시키는 단계와, 상기 노출된 기판을 산화하여 제2산화막을 형성하는 단계와, 상기 잔존하는 제1산화막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제2산화막을 제거한 후 상기 포토레지스트 패턴을 제거하는 단계와, 상기 노출된 기판에 선택적으로 에피층을 성장시키는 단계로 이루어진다.

Description

얼라인패턴 형성방법
제1도는 종래의 얼라인패턴형성방법에 의한 공정도이고,
제2도는 (100) 반도체기판에서의 패턴없어짐현상을 도시한 것이고,
제3도는 본 발명의 얼라인패턴형성방법에 의한 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
11,21,31 : 반도체기판 12,32 : 제1산화막패턴
15,25,37 : 에피층 13,33 : 제2산화막
16,16-1,26,26-2 : 얼라인패턴 35 : 포토레지스트패턴
36 : 단차
본 발명은 에피층의 성장전체 얼라인(Align)키의 형성공정을 실시하는 얼라인패턴형성방법에 관한 것으로서, 특히 실리콘과 산화막에 대한 선택적에피성장특성을 이용하여 얼라인패턴의 이동, 없어짐(Washout), 변형 등을 방지하도록 한 얼라인패턴형성방법에 관한 것이다.
반도체 소자의 제조 중 이미 형성된 패턴위에 새로운 층을 형성하고 이 새로운 층에 형성되는 패턴을 이미 형성된 하부의 패턴과 정확하게 서로 배치시키기 위하여 각종 얼라인패턴을 형성하는데, 에피층의 성장전에도 하부 층인 반도체기판 표면에 표면의 단차를 이용한 다수개의 얼라인키(얼라인패턴)를 형성하였다.
그리고 그 위에 에피층을 성장한 후, 성장된 에피층에도 반도체기판의 얼라인패턴에 의하여 상부의 에피층에 유사한 얼라인패턴이 형성되도록 하여 이후 공정에서의얼라인키로 사용하여 왔다.
제1도는 반도체장치를 제조하는 공정 중에 종래에 사용하여 온 얼라인패턴형성공정을 도시한 것이다.
도면을 참조하여 종래의 방법을 설명하면 다음과 같다.
종래의 방법은 반도체 제조공정 중에 실시하게 되는 확산 공정에서 반도체기판에 단차를 형성하여 얼라인패턴으로 사용하는 방법이다.
먼저 제1도의 (a)와 같이 결정방향이 (111)인 반도체기판(11) 위에 제1산화막을 형성시킨 다음, 사진 식각공정으로 제1산화막을 식각하여 얼라인패턴이 형성될 부위에 제1산화막패턴(12)만을 잔류시킨다.
다음 확산공정을 실시함으로서 제1도의 (b)와 같이 노출부위에 실리콘의 산화되어 제2산화막(13)을 형성한다. 이때 산화에 의한 실리콘소모의 결과로 반도체기판(11) 표면에 단차가 발생하여 얼라인키(16)가 형성된다.
이어서 제1도의 (c)와 같이 반도체기판 위의 제1산화막패턴 및 제2산화막(12,13)을 제거하여 반도체기판(11) 표면에 단차에 의한 얼라인패턴(16)을 노출시킨다.
그리고 제1도의 (d)와 같이 얼라인패턴을 형성한 반도체기판(11) 위에 에피층(15)을 성장시킨다.
도면에서 보인 바와 같이 웨이퍼의 결정방향이 (111)인 경우는 에피층(15)의 성장 후 얼라인키(16-1) 패턴이 이동(Shift)하거나, 변형 또는 왜곡(Distortion)되어 형성된다.
이와 같이 에피층에 형성된 얼라인패턴의 상이 정확하지 않아서 이동비를 고려하여 임으로 이동하여 얼라인하거나 실리콘의 소모비를 크게 하여 산화막층을 두껍게 형성함으로서 단차를 크게 하는 방법을 사용하여 개선하였으나, 실리콘의 소모가 증가하는 등의 새로운 문제를 발생하게 하였다.
제2도는 종래의 얼라인패턴형성방법에 의한 패턴없어짐현상을 도시한 것이다.
도면에 도시한 바와 같이 반도체기판(21)의 결정방향이 (100)인 경우는 에피층의 성장 후 얼라인키(26-2)패턴이 없어지거나 심하게 변형되어 이후 공정에서의 얼라인에 어려움을 준다.
이러한 종래의 방법에 의해 형성한 얼라인패턴은 얼라인패턴이 왜곡, 이동, 없어짐 등의 현상을 아이솔래이션 얼라인(Isolation Align) 및 에피층의 성장 공정 이후의 얼라인시 얼라인미스(Align Miss)를 유발하여 패턴이 숏트(Short)된다는 문제가 발생하였다.
따라서 종래에는 얼라인 시 패턴의 상이 정확하지 않아서 이동비를 고려하여 임의로 이동하여 얼라인하거나 실리콘의 소모비를 크게 하여 산화막층을 두껍게 형성하는 방법을 사용하여 개선하였으나, 실리콘의 소모가 증가하는 등의 새로운 문제를 발생하게 하였다.
본 발명은 이와 같은 종래 기술에서의 문제점을 개선하기 위하여 안출되었으며, 반도체기판에 산화막을 형성한 구조의 얼라인패턴을 형성하고 선택적에피성장특성을 이용하여 얼라인패턴의 왜곡, 이동, 없어짐 현상을 방지하는 얼라인패턴형성방법을 제공하는 것이 본 발명의 목적이다.
본 발명은 얼라인패턴형성방법에 있어서 기판 위에 제1산화막을 형성시킨 후, 상기 제1산화막의 소정 영역을 제거하여 상기 기판의 일부를 노출시키는 단계와, 상기 노출된 기판을 산화하여 제2산화막을 형성하는 단계와, 상기 잔존하는 제1산화막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제2산화막을 제거한 후 상기 포토레지스트 패턴을 제거하는 단계와, 상기 노출된 기판에 선택적으로 에피층을 성장시키는 단계로 이루어진다.
본 발명은 에피층의 성장시 선택적에피성장을 이용한 것이다.
제3도는 본 발명의 얼라인패턴형성방법에 의한 공정도이다.
첨부한 도면을 참조로 하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
먼저 제3도의 (a)와 같이 결정방향이 (111)인 반도체기판(31)위에 제1산화막을 형성시킨 다음 사진식각공정으로 제1산화막을 식각하여 얼라인패턴이 형성될 부위의 제1산화막패턴(32)만을 잔류하도록 한다.
제3도의 (b)와 같이 확산 공정을 진행하여 반도체기판의 노출부위의 실리콘만을 산화시켜서 제2산화막(33)을 형성한다. 이때 반도체기판은 실리콘의 소모에 의하여 반도체기판(31) 표면에 단차(36)를 형성한다.
제1산화막 형성공정, 사진식각공정, 확산공정 등은 회로소자형성을 목적으로 실시되는 공정을 그대로 이용하여 얼라인패턴을 부수적으로 형성하면 된다.
이어서 제3도의 (c)와 같이 포토레지스트를 도포한 뒤, 제1산화막패턴(32)상의 포토레지스트만을 잔류시켜서 포토레지스트패턴(35)을 형성한다.
제3도의 (d)와 같이 위에서 형성한 포토레지스트패턴(35)을 마스크로 하여 반도체기판 위의 제2산화막(33)을 제거하여 반도체기판(31)을 노출시킴과 동시에 제1산화막패턴(32)에 의하여 얼라인키패턴(36)을 형성하도록 한다. 그리고 포토레지스트패턴(35)을 제거한다.
마지막으로 제3도의 (e)와 같이 에피층(37)을 성장시킨다. 에피층의 선택적 특성에 의하여 실리콘이 노출된 부위에서만 성장하게 된다.
즉, 에피층이 산화막층 위에서는 성장하지 않지만 반도체기판의 실리콘과 결합하여 결정이 성장하도록 하는 선택적에피성장방법을 이용하여 제1산화막패턴이 잔류하는 얼라인패턴 부위에는 에피층이 성장하지 않도록 하여 패턴을 유지함으로서 패턴이 이동하거나 없어지거나 왜곡되는 것을 방지할 수 있으며 에피층의 성장공정 이후 포토마스킹얼라인공정시 정확성을 기할 수 있다.
여기서 결정방향이 (111)인 반도체기판(31)을 예로 들어 설명하였지만 결정방향이 111이 아닌 100,101,011,001 등의 방향으로 절단된 반도체웨이퍼도 마찬가지로 사용할 수 있다.
본 발명은 얼라인패턴이 얼라인하고자 하는 영역에 정확히 남아 있기 때문에 얼라인 이동, 얼라인불능 등의 문제점을 방지하는 효과가 있고, 정확한 패턴 얼라인이 가능하여져서 숏트(Short)나 파괴전압(Break Voltage)등을 정확히 제어할 수 있다.
또한 얼라인의 정확성으로 인하여 소자의 실장밀도를 증가시켜 칩의 크기를 줄일 수 있다.
그리고, 실리콘의 단차를 크게 형성할 필요가 없으므로 확산 고정시 일어나는 실리콘의 손실을 줄일 수 있게 되어서, 확산공정의 제어에 의한 매몰층의 농도제어가 용이하다.
뿐만 아니라 에피층의 성장전의 실리콘 소비공정(질화막증착 또는 산화막성장)을 생략할 수도 있다.

Claims (2)

  1. 기판 위에 제1산화막을 형성시킨 후, 상기 제1산화막의 소정 영역을 제거하여 상기 기판의 일부를 노출시키는 단계와, 상기 노출된 기판을 산화하여 제2산화막을 형성하는 단계와, 상기 잔존하는 제1산화막상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제2산화막을 제거한 후 상기 포토레지스트 패턴을 제거하는 단계와, 상기 노출된 기판에 선택적으로 에피층을 성장시키는 단계를 포함하여 이루어지는 얼라인패턴형성방법.
  2. 제1항에 있어서, 상기 기판은 결정방향이 111형 또는 100형인 실리콘기판인 것을 특징으로 하는 얼라인패턴형성방법.
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* Cited by examiner, † Cited by third party
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KR100859493B1 (ko) * 2007-09-05 2008-09-24 주식회사 동부하이텍 반도체 소자의 제조방법

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